JP2015522800A5 - - Google Patents

Claims (20)

1. 集積回路におけるスキャンチェーンを介してスキャンテストのためのテストモード制御信号を生成するように構成される集積回路であって、
   テストパターン検出ブロックであって、
   検出パターンを受け取り、
   前記検出パターンに基づいて、テストパターンのシフトフェーズに対応する第１のパターンと前記テストパターンのキャプチャフェーズに対応する第２のパターンとの検出を実行し、
   前記第１及び第２のパターンのうちの少なくとも１つの前記検出に基づいてトリガ信号を生成する、
   ように構成される、前記テストパターン検出ブロックと、
   前記テストパターン検出ブロックに結合される制御回路であって、当該制御回路が、前記トリガ信号を受け取り、前記シフトフェーズに対応する１つまたは複数のカウント状態と前記キャプチャフェーズに対応する１つまたは複数のカウント状態とに基づいて、前記テストモード制御信号を生成して制御するように構成される、前記制御回路と、
   前記制御回路に結合されるカウンタ回路であって、当該カウンタ回路が、前記第１のパターンと前記第２のパターンとの少なくとも１つに基づいて、前記シフトフェーズとクロック信号とに対応する１つまたは複数のカウント状態と、前記キャプチャフェーズと前記クロック信号とに対応する１つまたは複数のカウント状態とを生成するように構成される、前記カウンタ回路と、
   を含む、集積回路。
2. 請求項１に記載の集積回路であって、
   前記制御回路が、
   前記カウンタ回路のカウント状態が、シフト開始カウント状態とキャプチャ終了カウント状態のうちの１つである際に、前記テストモード制御信号をアサートすることと、
   前記カウント状態が、キャプチャ開始カウント状態とシフト終了カウント状態のうちの１つである際に、前記テストモード制御信号をデアサートすることと、
   のうちの少なくとも１つを実行するように更に構成される、集積回路。
3. 請求項２に記載の集積回路であって、
   前記カウンタ回路が、前記制御回路に結合されるレジスタブロックを含み、前記レジスタブロックが、前記シフト開始カウント状態と前記シフト終了カウント状態と前記キャプチャ開始カウント状態と前記キャプチャ終了カウント状態とのうちの少なくとも１つを記憶するように構成される、集積回路。
4. 請求項３に記載の集積回路であって、
   前記カウンタ回路が、前記レジスタブロックと結合される１つまたは複数のカウンタを更に含み、
   前記１つまたは複数のカウンタが、
   前記シフト開始カウント状態から前記シフト終了カウント状態までの前記シフトフェーズに対応する１つまたは複数のカウント状態を生成し、
   前記キャプチャ開始カウント状態から前記キャプチャ終了カウント状態までの前記キャプチャフェーズに対応する１つまたは複数のカウント状態を生成する、
   ように構成される、集積回路。
5. 請求項３に記載の集積回路であって、
   前記カウンタ回路が、
   前記シフト開始カウント状態から前記シフト終了カウント状態までの１つまたは複数のカウント状態を生成するように構成される第１のカウンタと、
   前記キャプチャ開始カウント状態から前記キャプチャ終了カウント状態までの１つまたは複数のカウント状態を生成するように構成される第２のカウンタと、
   前記シフトフェーズの開始前に１つまたは複数のウェイトサイクルに対応する１つまたは複数のカウント状態と、前記キャプチャフェーズの開始前に１つまたは複数のウェイトサイクルに対応する１つまたは複数のカウント状態とを生成するよう構成される１つまたは複数のカウンタと、
   を更に含む、集積回路。
6. 請求項５に記載の集積回路であって、
   前記カウンタ回路が、前記テストパターンの前記シフトフェーズに対応する前記シフト開始カウント状態から前記テストパターンの前記キャプチャフェーズに対応するキャプチャ終了カウント状態までの予め決められた数の遷移に対応する１つまたは複数のカウント状態を生成するように構成されるパターンカウンタを更に含む、集積回路。
7. 請求項１に記載の集積回路であって、
   前記テストパターン検出ブロックと結合され、前記シフトフェーズに対応する前記第１のパターンを検出する際に、第１の予め決められた遅延を生成するよう構成される、フリップフロップの第１のセットと、
   スキャンチェーンと結合され、第２の予め決められた遅延のために先行するシフトフェーズに対応するテストパターンを記憶し、前記第２の予め決められた遅延が完了する際に前記シフトフェーズを初期化する、フリップフロップの第２のセットと、
   を更に含む、集積回路。
8. 請求項３に記載の集積回路であって、
   前記レジスタブロックと通信可能に関連付けられまたは結合され、前記テストパターンに基づいて、前記レジスタブロックを制御し、前記シフト開始カウント状態と前記キャプチャ開始カウント状態と前記シフト終了カウント状態と前記キャプチャ終了カウント状態とのうちの少なくとも１つを変化させる、テストインタフェースを更に含む、集積回路。
9. 請求項１に記載の集積回路であって、
   前記テストモード制御信号が、前記テストパターンの前記シフトフェーズと前記キャプチャフェーズとを制御するためのスキャンイネーブル信号と、前記スキャンチェーンの動作を制御するためのロードイネーブル信号とのうちの１つを含む、集積回路。
10. 集積回路におけるスキャンチェーンを介してスキャンテストのためのテストモード制御信号を生成するように構成される集積回路であって、
    テストパターン検出ブロックであって、
    検出パターンを受け取り、
    前記検出パターンに基づいて、前記テストパターンの第１のシフトフェーズに対応するパターンの検出を実行し、
    前記パターンの前記検出に基づきトリガ信号を生成する、
    ように構成される、前記テストパターン検出ブロックと、
    前記テストパターン検出ブロックに結合される制御回路であって、前記トリガ信号を受け取り、前記第１のシフトフェーズに対応する１つまたは複数のカウント状態と、後続のシフトフェーズとキャプチャフェーズとに対応する１つまたは複数のカウント状態とに基づいて、前記テストモード制御信号を生成するように構成される制御回路と、
    前記制御回路に結合されたカウンタ回路であって、
    前記第１のシフトフェーズの検出の際にトリガされるように構成され、前記テストパターンの前記第１のシフトフェーズと後続のシフトフェーズとのうちの１つに対応するシフト開始カウント状態から、前記テストパターンのキャプチャフェーズに対応するキャプチャ終了カウント状態までの、予め決められた数の遷移に対応する１つまたは複数のカウント状態を生成するように構成される、パターンカウンタと、
    前記パターンカウンタに結合され、前記第１のシフトフェーズと前記後続のシフトフェーズと前記キャプチャフェーズとに対応する１つまたは複数のカウント状態を生成するように構成される、１つまたは複数のカウンタと、
    を含む、前記カウンタ回路と、
    を含む、集積回路。
11. 請求項１０に記載の集積回路であって、
    前記制御回路が、
    前記カウンタ回路のカウント状態が、前記シフト開始カウント状態と前記キャプチャ終了カウント状態とのうちの１つである際に、前記テストモード制御信号をアサートすることと、
    前記カウント状態が、キャプチャ開始カウント状態とシフト終了カウント状態とのうちの１つである際に、前記テストモード制御信号をデアサートすること、
    のうちの少なくとも１つを実行するように更に構成される、集積回路。
12. 請求項１０に記載の集積回路であって、
    前記カウンタ回路が、前記シフト開始カウント状態と前記キャプチャ開始カウント状態と前記シフト終了カウント状態と前記キャプチャ終了カウント状態とのうちの少なくとも１つを記憶するように構成されるレジスタブロックを更に含む、集積回路。
13. 請求項１２に記載の集積回路であって、
    前記カウンタ回路が、前記第１のシフトフェーズと前記後続のシフトフェーズとのうちの１つを開始する前の１つまたは複数のウェイトサイクルと、前記キャプチャフェーズを開始する前の１つまたは複数のウェイトサイクルとに対応する１つまたは複数のカウント状態を生成するように構成される１つまたは複数のカウンタを更に含み、
    前記テストモード制御信号の生成が、前記１つまたは複数のカウンタの１つまたは複数のカウンタ状態に更に基づく、集積回路。
14. 請求項１０に記載の集積回路であって、
    前記テストパターン検出ブロックに結合され、前記第１のシフトフェーズに対応する前記パターンを検出する際に、第１の予め決められた遅延を生成するように構成される、フリップフロップの第１のセットと、
    前記スキャンチェーンと結合され、第２の予め決められた遅延のために先行するシフトフェーズに対応するテストパターンを記憶し、前記第２の予め決められた遅延が完了する際に前記シフトフェーズを初期化する、フリップフロップの第２のセットと、
    を更に含む、集積回路。
15. 請求項１２に記載の集積回路であって、
    前記レジスタブロックと通信可能に関連付けられまたは結合され、前記テストパターンに基づいて、前記レジスタブロックを制御し、前記シフト開始カウント状態と前記キャプチャ開始カウント状態と前記シフト終了カウント状態と前記キャプチャ終了カウント状態とのうちの少なくとも１つを変化させる、テストインタフェースを更に含む、集積回路。
16. 請求項１０に記載の集積回路であって、
    前記テストモード制御信号が、前記テストパターンの前記シフトフェーズと前記キャプチャフェーズとを制御するためのスキャンイネーブル信号と、前記スキャンチェーンの動作を制御するためのロードイネーブル信号とのうちの１つを含む、集積回路。
17. 集積回路におけるスキャンチェーンを介するスキャンテストのためのテストモード制御信号を生成する方法であって、
    検出パターンに基づいて、テストパターンのシフトフェーズに対応する第１のパターンと、前記テストパターンのキャプチャフェーズに対応する第２のパターンとを検出することと、
    前記第１のパターンと前記第２のパターンとを検出する際に、カウンタ回路を介して、前記シフトフェーズに対応する１つまたは複数のカウント状態と、前記キャプチャフェーズに対応する１つまたは複数のカウント状態とを生成することであって、前記シフトフェーズに対応する前記１つまたは複数のカウント状態が、シフト開始カウント状態とシフト終了カウント状態との間にカウント状態を含み、前記シフト開始カウント状態が、前記シフトフェーズに対応するクロック信号のサイクル数に関連付けられ、前記キャプチャフェーズに対応する前記１つまたは複数のカウント状態が、キャプチャ開始カウント状態とキャプチャ終了カウント状態との間にカウント状態を含み、前記キャプチャ開始カウント状態が、前記キャプチャフェーズに対応するクロック信号のサイクル数に関連付けられる、前記生成することと、
    前記シフトフェーズに対応する前記１つまたは複数のカウント状態と前記キャプチャフェーズに対応する前記１つまたは複数のカウント状態とに基づいて、前記テストモード制御信号を生成し、その後制御することと、
    を含む、方法。
18. 請求項１７に記載の方法であって、
    前記シフトフェーズに対応する前記第１のパターンを検出する際に、前記シフト開始カウント状態として、前記カウンタ回路の第１のカウンタのカウント状態を生成することと、
    前記第１のカウンタの前記カウント状態が前記シフト終了カウント状態である場合に、前記テストモード制御信号をアサートすることと、
    前記スキャンテストの前記シフトフェーズ中に、前記シフト開始カウント状態から前記シフト終了カウント状態へ、第１のカウンタの１つまたは複数のカウント状態を変化させることと、
    前記第１のカウンタの前記カウント状態が前記シフト終了カウント状態に変化された場合に、前記テストモード制御信号をデアサートすることと、
    前記第１のカウンタの前記カウント状態が前記シフト終了カウント状態である際に、１つまたは複数のウェイトサイクルに対応する前記カウンタ回路のウェイトカウンタの１つまたは複数のカウント状態を生成することと、
    前記１つまたは複数のウェイトサイクルが終了した後に、前記キャプチャ終了カウント状態として、前記カウンタ回路の第２カウンタのカウント状態を生成することと、
    前記キャプチャフェーズ中に、前記キャプチャ開始カウント状態から前記キャプチャ終了カウント状態へ、前記第２のカウンタの前記カウント状態を変化させることと、
    を反復的に実行することを更に含む、方法。
19. 請求項１７に記載の方法であって、
    前記テストパターンの前記シフトフェーズに対応する前記シフト開始カウント状態から前記テストパターンの前記キャプチャフェーズに対応する前記キャプチャ終了カウント状態までの間の、予め決められた数の遷移に対応する１つまたは複数のカウント状態のために、
    第１のシフトフェーズに対応する前記パターンの検出と、パターンカウンタのカウント状態の１つのカウント状態だけの変化とのうちの１つの際に、第１のウェイトサイクルに対応する第１のウェイトカウンタの１つまたは複数の状態を生成することと、
    前記第１のウェイトサイクルが終了した後に、前記シフト開始カウント状態として、前記カウンタ回路の第１のカウンタのカウント状態を生成することと、
    前記第１のカウンタの前記カウント状態が前記シフト開始カウント状態である場合に、前記テストモード制御信号をアサートすることと、
    前記シフト開始カウント状態から前記シフト終了カウント状態へ、前記第１のカウンタの前記カウント状態を変化させることと、
    前記第１のカウンタの前記カウント状態が前記シフト終了カウント状態に変化された場合に、前記テストモード制御信号をデアサートすることと、
    前記カウンタ状態が前記シフト終了カウント状態である際に、第２のウェイトサイクルに対応する第２のウェイトカウンタの１つまたは複数のカウント状態を生成することと、
    前記第２のウェイトサイクルが終了した後に、前記キャプチャ開始カウント状態として、前記カウンタ回路の第２のカウンタのカウント状態を生成することと、
    前記スキャンテストの前記キャプチャフェーズ中に、前記キャプチャ開始カウント状態から前記キャプチャ終了カウント状態へ、前記第２のカウンタの前記カウント状態を変化させることと、
    前記テストパターンの前記シフトフェーズの前記シフト開始カウント状態から、前記テストパターンの前記キャプチャフェーズの前記キャプチャ終了カウント状態への、予め決められた数の遷移に対応する前記カウンタ回路のパターンカウンタの１つまたは複数の状態を、１つのカウント状態だけ変化させることと、
    を反復的に実行することを更に含む、方法。
20. 請求項１７に記載の方法であって、
    前記テストパターンの前記シフトフェーズに対応する前記シフト開始カウント状態から、前記テストパターンの前記キャプチャフェーズに対応する前記キャプチャ終了カウント状態への、予め決められた数の遷移に対応する１つまたは複数のカウント状態のために、
    第１のシフトフェーズの検出と、先行するキャプチャフェーズの終了とのうちの１つの際に、前記予め決められた数の遷移に対応する前記カウンタ回路のパターンカウンタの１つまたは複数のカウント状態を、１つのカウント状態だけ変化させることと、
    前記１つまたは複数のカウント状態を１つのカウント状態だけ変化させる際に、前記シフト開始カウント状態として、前記カウンタ回路の第１のカウンタのカウント状態を生成することと、
    前記第１のカウンタの前記カウント状態が前記シフト開始カウント状態である場合に、前記テストモード制御信号をアサートすることと、
    前記スキャンテストの前記シフトフェーズ中に、前記シフト開始カウント状態から前記シフト終了カウント状態へ、前記第１のカウンタの前記カウンタ状態を変化させることと、
    前記第１のカウンタの前記カウンタ状態が前記シフト終了カウント状態へ変化される場合に、前記テストモード制御信号をデアサートすることと、
    前記スキャンテストの前記キャプチャフェーズ中に、前記キャプチャ開始カウント状態から前記キャプチャ終了カウント状態へ、前記カウンタ回路の第２のカウンタの前記カウント状態を変化させることと、
    を反復的に実行することを更に含む、方法。