JP5167904B2 - スキャン制御方法、スキャン制御回路及び装置 - Google Patents
スキャン制御方法、スキャン制御回路及び装置 Download PDFInfo
- Publication number
- JP5167904B2 JP5167904B2 JP2008086845A JP2008086845A JP5167904B2 JP 5167904 B2 JP5167904 B2 JP 5167904B2 JP 2008086845 A JP2008086845 A JP 2008086845A JP 2008086845 A JP2008086845 A JP 2008086845A JP 5167904 B2 JP5167904 B2 JP 5167904B2
- Authority
- JP
- Japan
- Prior art keywords
- scan
- bus
- register
- data
- circuit device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318555—Control logic
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Tests Of Electronic Circuits (AREA)
Description
restart, trst, mrst, stopでは、夫々図8に示す論理値のテストモードセレクト信号sm_tms及びテストリセット信号sm_trstを生成する。例えば、論理値「0」はインアクティブな信号レベル(例えば、ローレベル)であり、論理値「1」はアクティブな信号レベル(例えば、ハイレベル)である。
(付記1)
第1のバスと接続されると共にテストアクセスポートコントローラを有する回路デバイスのスキャン制御方法であって、
該回路デバイス内のスキャン対象のレジスタ、スキャンのシフト数及びスキャンの開始を示す情報を該第1のバスとは異なる第2のバスからレジスタ部に設定するステップと、
該レジスタ部に設定された情報に基づいて、該回路デバイスのテスト時に該第1のバス上を転送されるテストモード信号及びテストリセット信号に代わる信号をシーケンサにより生成して該テストアクセスポートコントローラに供給するステップを有する、スキャン制御方法。
(付記2)
スキャンインデータを該第2のバスからデータレジスタに設定するステップを更に有し、
該データレジスタに設定されたスキャンインデータは該レジスタ部に設定されたシフト数だけシフトされる、付記1記載のスキャン制御方法。
(付記3)
該回路デバイス内のスキャンチェーン組み換え部により、該テストアクセスポートコントローラへのスキャンアウトデータの出力と該スキャンインデータの入力をカットし、該データレジスタとの接続を行い、該回路デバイス内のスキャンレジスタ部と該データレジスタで1本のスキャンチェーンを形成してスキャンイン及びスキャンアウトを行うステップを更に有する、付記2記載のスキャン制御方法。
(付記4)
該第1のバスはJTAGバスであり、該第2のバスはSMBus又はI2Cバスである、付記1乃至3のいずれか1項記載のスキャン制御方法。
(付記5)
第1のバスと接続されると共にテストアクセスポートコントローラを有する回路デバイスのスキャン制御回路であって、
該回路デバイス内のスキャン対象のレジスタ、スキャンのシフト数及びスキャンの開始を示す情報を該1のバスとは異なる第2のバスから設定可能なレジスタ部と、
該レジスタ部に設定された情報に基づいて、該回路デバイスのテスト時に該第1のバス上を転送されるテストモード信号及びテストリセット信号に代わる信号を生成して該テストアクセスポートコントローラに供給するシーケンサを備えた、スキャン制御回路。
(付記6)
スキャンインデータを該第2のバスから設定可能なデータレジスタを更に備え、
該データレジスタに設定されたスキャンインデータは該レジスタ部に設定されたシフト数だけシフトされる、付記5記載のスキャン制御回路。
(付記7)
該回路デバイス内のスキャンチェーン組み換え部により、該テストアクセスポートコントローラへのスキャンアウトデータの出力と該スキャンインデータの入力をカットし、該データレジスタとの接続を行い、該回路デバイス内のスキャンレジスタ部と該データレジスタで1本のスキャンチェーンを形成してスキャンイン及びスキャンアウトを行う、付記6記載のスキャン制御回路。
(付記8)
該第1のバスはJTAGバスであり、該第2のバスはSMBus又はI2Cバスである、付記5乃至7のいずれか1項記載のスキャン制御回路。
(付記9)
該第2のバスと接続され、該第2のバスを介した該レジスタ部への情報の設定を制御する制御部を更に備えた、付記5乃至8のいずれか1項記載のスキャン制御回路。
(付記10)
該レジスタ部、該シーケンサ及び該制御部は該回路デバイス外に設けられており、該スキャン制御回路と該回路デバイスは該第1のバスで接続されている、付記9記載のスキャン制御回路。
(付記10)
該レジスタ部、該シーケンサ及び該制御部は該回路デバイス内に設けられており、該回路デバイスは該第1及び第2のバスに接続されている、付記9記載のスキャン制御回路。
(付記11)
第1のバスに接続されると共にテストアクセスポートコントローラを有する第1の回路デバイスと、
該第1のバスとは異なる第2のバスに接続された第2の回路デバイスと、
該第2のバスに接続されたバスコントローラと、
該第2のバスに接続されたスキャン制御回路とを備え、
該スキャン制御回路は、
該第1の回路デバイス内のスキャン対象のレジスタ、スキャンのシフト数及びスキャンの開始を示す情報を該第2のバスから設定可能なレジスタ部と、
該レジスタ部に設定された情報に基づいて、該第1の回路デバイスのテスト時に該第1のバス上を転送されるテストモード信号及びテストリセット信号に代わる信号を生成して該テストアクセスポートコントローラに供給するシーケンサを有する、装置。
(付記12)
該スキャン制御回路は、スキャンインデータを該第2のバスから設定可能なデータレジスタを更に有し、
該データレジスタに設定されたスキャンインデータは該レジスタ部に設定されたシフト数だけシフトされる、付記11記載の装置。
(付記13)
該第1の回路デバイス内のスキャンチェーン組み換え部により、該テストアクセスポートコントローラへのスキャンアウトデータの出力と該スキャンインデータの入力をカットし、該データレジスタとの接続を行い、該第1の回路デバイス内のスキャンレジスタ部と該データレジスタで1本のスキャンチェーンを形成してスキャンイン及びスキャンアウトを行う、付記12記載の装置。
(付記14)
該第1のバスはJTAGバスであり、該第2のバスはSMBus又はI2Cバスである、付記5乃至7のいずれか1項記載の装置。
(付記15)
該スキャン制御回路は、該第2のバスと接続されると共に該第2のバスを介した該レジスタ部への情報の設定を制御する制御部を更に有する、付記11乃至14のいずれか1項記載の装置。
(付記16)
該スキャン制御回路は該第1の回路デバイス外に設けられており、該スキャン制御回路と該第1の回路デバイスは該第1のバスで接続されている、付記11乃至15のいずれか1項記載の装置。
(付記17)
該スキャン制御回路は該第1の回路デバイス内に設けられており、該第1の回路デバイスは該第1及び第2のバスに接続されている、付記11乃至15のいずれか1項記載の装置。
12〜14,14A,24,24A LSIデバイス
15 SMBusコントローラ
17 SMBus
18 JTAGバス
25 I2Cバスコントローラ
27 I2Cバス
41,141,141−1,141−2 スキャン制御回路
55,56 レジスタ
58 データレジスタ
57 シーケンサ
71 TAPC
72 スキャンチェーン組み換え部
73 スキャンレジスタ部
242 セレクタ回路
Claims (8)
- 第1のバスと接続されると共にテストアクセスポートコントローラを有する回路デバイスのスキャン制御方法であって、
前記回路デバイス内のスキャン対象のレジスタ、スキャンのシフト数及びスキャンの開始を示す情報を前記第1のバスとは異なる第2のバスからレジスタ部に設定するステップと、
前記レジスタ部に設定された情報に基づいて、前記回路デバイスのテスト時に前記第1のバス上を転送されるテストモード信号及びテストリセット信号に代わる信号をシーケンサにより生成して前記テストアクセスポートコントローラに供給するステップと、
スキャンインデータを前記第2のバスからデータレジスタに設定するステップと、
前記データレジスタに設定されたスキャンインデータは前記レジスタ部に設定されたシフト数だけシフトされ、
前記回路デバイス内のスキャンチェーン組み換え部により、前記テストアクセスポートコントローラへのスキャンアウトデータの出力と前記スキャンインデータの入力をカットし、前記データレジスタとの接続を行い、前記回路デバイス内のスキャンレジスタ部と前記データレジスタで1本のスキャンチェーンを形成してスキャンイン及びスキャンアウトを行うステップを有する、スキャン制御方法。 - 前記第1のバスはJTAGバスであり、前記第2のバスはSMBus又はI2Cバスである、請求項1記載のスキャン制御方法。
- 第1のバスと接続されると共にテストアクセスポートコントローラを有する回路デバイスのスキャン制御回路であって、
前記回路デバイス内のスキャン対象のレジスタ、スキャンのシフト数及びスキャンの開始を示す情報を前記第1のバスとは異なる第2のバスから設定可能なレジスタ部と、
前記レジスタ部に設定された情報に基づいて、前記回路デバイスのテスト時に前記第1のバス上を転送されるテストモード信号及びテストリセット信号に代わる信号を生成して前記テストアクセスポートコントローラに供給するシーケンサと、
スキャンインデータを前記第2のバスから設定可能なデータレジスタを備え、
前記データレジスタに設定されたスキャンインデータは前記レジスタ部に設定されたシフト数だけシフトされ、
前記回路デバイス内のスキャンチェーン組み換え部により、前記テストアクセスポートコントローラへのスキャンアウトデータの出力と前記スキャンインデータの入力をカットし、前記データレジスタとの接続を行い、前記回路デバイス内のスキャンレジスタ部と前記データレジスタで1本のスキャンチェーンを形成してスキャンイン及びスキャンアウトを行う、スキャン制御回路。 - 前記第1のバスはJTAGバスであり、前記第2のバスはSMBus又はI2Cバスである、請求項3記載のスキャン制御回路。
- 前記第2のバスと接続され、前記第2のバスを介した前記レジスタ部への情報の設定を制御する制御部を更に備えた、請求項3又は4記載のスキャン制御回路。
- 第1のバスに接続されると共にテストアクセスポートコントローラを有する第1の回路デバイスと、
前記第1のバスとは異なる第2のバスに接続された第2の回路デバイスと、
前記第2のバスに接続されたバスコントローラと、
前記第2のバスに接続されたスキャン制御回路とを備え、
前記スキャン制御回路は、
前記第1の回路デバイス内のスキャン対象のレジスタ、スキャンのシフト数及びスキャンの開始を示す情報を前記第2のバスから設定可能なレジスタ部と、
前記レジスタ部に設定された情報に基づいて、前記第1の回路デバイスのテスト時に前記第1のバス上を転送されるテストモード信号及びテストリセット信号に代わる信号を生成して前記テストアクセスポートコントローラに供給するシーケンサと、
スキャンインデータを前記第2のバスから設定可能なデータレジスタを更に有し、
前記データレジスタに設定されたスキャンインデータは前記レジスタ部に設定されたシフト数だけシフトされ、
前記第1の回路デバイス内のスキャンチェーン組み換え部により、前記テストアクセスポートコントローラへのスキャンアウトデータの出力と前記スキャンインデータの入力をカットし、前記データレジスタとの接続を行い、前記第1の回路デバイス内のスキャンレジスタ部と前記データレジスタで1本のスキャンチェーンを形成してスキャンイン及びスキャンアウトを行う、装置。 - 前記スキャン制御回路は前記第1の回路デバイス外に設けられており、前記スキャン制御回路と前記第1の回路デバイスは前記第1のバスで接続されている、請求項6記載の装置。
- 前記スキャン制御回路は前記第1の回路デバイス内に設けられており、前記第1の回路デバイスは前記第1及び第2のバスに接続されている、請求項6記載の装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008086845A JP5167904B2 (ja) | 2008-03-28 | 2008-03-28 | スキャン制御方法、スキャン制御回路及び装置 |
US12/396,818 US8032807B2 (en) | 2008-03-28 | 2009-03-03 | Scan control method, scan control circuit and apparatus |
EP09154439A EP2105752B1 (en) | 2008-03-28 | 2009-03-05 | Scan control method, scan control circuit and apparatus |
CN2009101326106A CN101545951B (zh) | 2008-03-28 | 2009-03-27 | 扫描控制方法、扫描控制电路及装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008086845A JP5167904B2 (ja) | 2008-03-28 | 2008-03-28 | スキャン制御方法、スキャン制御回路及び装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009236879A JP2009236879A (ja) | 2009-10-15 |
JP5167904B2 true JP5167904B2 (ja) | 2013-03-21 |
Family
ID=40720051
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008086845A Expired - Fee Related JP5167904B2 (ja) | 2008-03-28 | 2008-03-28 | スキャン制御方法、スキャン制御回路及び装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US8032807B2 (ja) |
EP (1) | EP2105752B1 (ja) |
JP (1) | JP5167904B2 (ja) |
CN (1) | CN101545951B (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102010002460A1 (de) * | 2010-03-01 | 2011-09-01 | Robert Bosch Gmbh | Verfahren zum Testen eines integrierten Schaltkreises |
US8694844B2 (en) | 2010-07-29 | 2014-04-08 | Texas Instruments Incorporated | AT speed TAP with dual port router and command circuit |
CN103097902B (zh) * | 2010-07-29 | 2015-12-09 | 德克萨斯仪器股份有限公司 | 改进全速测试访问端口操作 |
CN102778645B (zh) * | 2011-05-09 | 2014-09-17 | 京微雅格(北京)科技有限公司 | 一种jtag主控制器及其实现方法 |
JPWO2012172682A1 (ja) * | 2011-06-17 | 2015-02-23 | 富士通株式会社 | 演算処理装置及び演算処理装置の制御方法 |
US8972807B2 (en) * | 2012-05-14 | 2015-03-03 | Texas Instruments Incorporated | Integrated circuits capable of generating test mode control signals for scan tests |
US10162006B2 (en) * | 2015-04-16 | 2018-12-25 | Western Digital Technologies, Inc. | Boundary scan testing a storage device via system management bus interface |
US10663514B2 (en) * | 2017-05-04 | 2020-05-26 | Artisan Electronics, Inc. | Virtual probe sequencing |
CN113296479A (zh) * | 2020-06-17 | 2021-08-24 | 阿里巴巴集团控股有限公司 | 总线入网单元、输送线电气控制系统及部署方法 |
Family Cites Families (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6371670A (ja) * | 1986-09-12 | 1988-04-01 | Advantest Corp | 半導体試験装置 |
US5115435A (en) | 1989-10-19 | 1992-05-19 | Ncr Corporation | Method and apparatus for bus executed boundary scanning |
US5157781A (en) | 1990-01-02 | 1992-10-20 | Motorola, Inc. | Data processor test architecture |
US5412260A (en) * | 1991-05-03 | 1995-05-02 | Lattice Semiconductor Corporation | Multiplexed control pins for in-system programming and boundary scan state machines in a high density programmable logic device |
JPH0763821A (ja) * | 1993-06-30 | 1995-03-10 | Kawasaki Steel Corp | テスト回路 |
JPH09218248A (ja) | 1996-02-14 | 1997-08-19 | Sony Corp | デジタル回路検査装置および方法 |
US6049901A (en) * | 1997-09-16 | 2000-04-11 | Stock; Mary C. | Test system for integrated circuits using a single memory for both the parallel and scan modes of testing |
US6242269B1 (en) * | 1997-11-03 | 2001-06-05 | Texas Instruments Incorporated | Parallel scan distributors and collectors and process of testing integrated circuits |
KR20010042264A (ko) * | 1998-04-03 | 2001-05-25 | 가나이 쓰토무 | 반도체장치 |
US7013415B1 (en) | 1999-05-26 | 2006-03-14 | Renesas Technology Corp. | IC with internal interface switch for testability |
US6813739B1 (en) * | 2000-04-04 | 2004-11-02 | Silicon Graphics, Inc. | Scan interface chip (SIC) system and method for scan testing electronic systems |
JP3762643B2 (ja) * | 2001-01-10 | 2006-04-05 | 株式会社ケンウッド | 携帯端末装置、記憶データ更新方法及びファームウェア更新方法 |
JP3751531B2 (ja) * | 2001-03-16 | 2006-03-01 | 沖電気工業株式会社 | Jtagインターフェース回路及びそれを用いたjtag対応半導体装置のテスト方法とデバッグ方法 |
US6988232B2 (en) | 2001-07-05 | 2006-01-17 | Intellitech Corporation | Method and apparatus for optimized parallel testing and access of electronic circuits |
US7149927B2 (en) | 2002-04-19 | 2006-12-12 | Hewlett-Packard Development Company, L.P. | Use of SMBus to provide JTAG support |
JP3842228B2 (ja) * | 2003-02-27 | 2006-11-08 | Necエレクトロニクス株式会社 | 半導体集積回路装置と設計自動化装置及び方法並びにプログラム |
US7251763B2 (en) | 2005-03-07 | 2007-07-31 | Motorola, Inc. | Boundary scan testing system |
JP2008086845A (ja) | 2006-09-29 | 2008-04-17 | Nippon Spindle Mfg Co Ltd | ダストの処理方法及びその装置 |
-
2008
- 2008-03-28 JP JP2008086845A patent/JP5167904B2/ja not_active Expired - Fee Related
-
2009
- 2009-03-03 US US12/396,818 patent/US8032807B2/en not_active Expired - Fee Related
- 2009-03-05 EP EP09154439A patent/EP2105752B1/en not_active Expired - Fee Related
- 2009-03-27 CN CN2009101326106A patent/CN101545951B/zh not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
CN101545951A (zh) | 2009-09-30 |
EP2105752A1 (en) | 2009-09-30 |
US8032807B2 (en) | 2011-10-04 |
EP2105752B1 (en) | 2011-08-17 |
US20090249143A1 (en) | 2009-10-01 |
JP2009236879A (ja) | 2009-10-15 |
CN101545951B (zh) | 2013-05-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5167904B2 (ja) | スキャン制御方法、スキャン制御回路及び装置 | |
JP5373403B2 (ja) | データ処理システムを試験するための方法および装置 | |
JP4335999B2 (ja) | プロセッサ内蔵半導体集積回路装置 | |
US11041905B2 (en) | Combinatorial serial and parallel test access port selection in a JTAG interface | |
US20150067425A1 (en) | Integrated circuit (ic) for reconstructing values of flip-flops connected in a scan-chain by using a joint test action group (jtag) interface, a method of operating the ic, and devices having the ic | |
JP4992791B2 (ja) | スキャン制御方法及び装置 | |
JP2008226083A (ja) | オンチップ・デバッグ・エミュレータおよびデバッグ方法並びにマイクロコンピュータ | |
JP2004164367A (ja) | マルチプロセッサシステム | |
US11087857B2 (en) | Enabling high at-speed test coverage of functional memory interface logic by selective usage of test paths | |
JP5259080B2 (ja) | 診断モード切り替え装置及びその方法 | |
JP2000162277A (ja) | 半導体集積回路 | |
CN106896317B (zh) | 通过扫描测试的扫描链所执行的电路排错方法及电路排错系统 | |
CN112585486A (zh) | 扩展jtag控制器和使用扩展jtag控制器进行功能复位的方法 | |
KR101016733B1 (ko) | 스캔 제어 방법, 스캔 제어 회로 및 장치 | |
JP2002373086A (ja) | 半導体集積回路 | |
US7970569B2 (en) | Apparatus and method for connection test on printed circuit board | |
US7240264B2 (en) | Scan test expansion module | |
KR101093968B1 (ko) | 스캔 제어 방법 및 장치 | |
JP2009115563A (ja) | 半導体集積回路 | |
JPWO2010125793A1 (ja) | 試験装置および試験方法 | |
JP2006302162A (ja) | マルチプロセッサシステム | |
CN118035145A (zh) | 一种信号转换电路 | |
KR100496653B1 (ko) | 슬레이브 테스트 버스 제어기능을 갖는 pci 버스 제어기 | |
KR20080039702A (ko) | 시스템온칩 및 그 테스트 방법 | |
JP2006139485A (ja) | コンピュータ制御装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20101216 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120802 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120807 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20121004 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20121127 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20121210 |
|
LAPS | Cancellation because of no payment of annual fees |