JP2016522499A5 - - Google Patents
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Claims (14)
- データ同期のための方法であって、
基準クロック信号に基づいてクリーン・クロック信号を生成することと、
データおよびデータ・クロック信号をメモリ・コントローラから受け取ることと、
前記受け取ったデータ・クロック信号を用いて前記受け取ったデータをサンプルすることと、
前記サンプルされたデータを、前記クリーン・クロック信号と同期させることと、
を備える方法。 - 前記メモリ・コントローラは、チップのほぼ中心に配置され、前記サンプルされたデータを、前記クリーン・クロックと同期させることは、前記チップの周辺部の付近で実行される、請求項1に記載の方法。
- 前記基準クロック信号および前記データ・クロック信号はともに、共通のクロックから導出される、請求項2に記載の方法。
- 前記クリーン・クロック信号を生成することは、フェーズ・ロック・ループ(PLL)を用いて、前記基準クロック信号におけるジッタを減衰させることを備える、請求項1に記載の方法。
- 前記サンプルされたデータを、前記クリーン・クロックと同期させることは、
前記クリーン・クロック信号の立ち上がりエッジにおいて、前記サンプルされたデータをサンプルして、サンプルされた立ち上がりエッジ(RE)データを生成することと、
前記クリーン・クロック信号の立ち下がりエッジにおいて、前記サンプルされたデータをサンプルして、サンプルされた立ち下がりエッジ(FE)データを生成することと、
前記データ・クロック信号と、前記クリーン・クロック信号との間の位相差を決定することと、
前記サンプルされたREデータまたは前記サンプルされたFEデータを、前記決定された位相差に基づいて選択することと、
をさらに備える、請求項1に記載の方法。 - 前記サンプルされたREデータまたは前記サンプルされたFEデータを選択することは、
前記データ・クロック信号のサンプリング・エッジが、前記クリーン・クロック信号の立ち上がりエッジにより近いか、前記クリーン・クロック信号の立ち下がりエッジにより近いかを、前記決定された位相差に基づいて決定することと、
前記データ・クロックのサンプリング・エッジが、前記クリーン・クロック信号の立ち下がりエッジにより近い場合、前記サンプルされたREデータを選択することと、
前記データ・クロック信号のサンプリング・エッジが、前記クリーン・クロック信号の立ち上がりエッジにより近い場合、前記サンプルされたFEデータを選択することと、
を備える、請求項5に記載の方法。 - 前記データ・クロック信号と前記クリーン・クロック信号との間の前記位相差を決定することは、前記データ・クロック信号を用いて、較正信号をサンプルすることと、
前記サンプルされた較正信号と、前記クリーン・クロック信号との間の位相差を決定することと、
を備える、請求項5に記載の方法。 - 前記サンプルされたデータを、前記クリーン・クロックと同期させることは、
前記サンプルされたデータを、前記クリーン・クロック信号を用いて、複数の異なるサンプル・ポイントにおいてサンプルして、サンプルされたクリーン・クロック・データを生成することと、
前記データ・クロック信号と、前記クリーン・クロック信号との間の位相差を決定することと、
前記複数のサンプル・ポイントのうちの1つに対応する、前記サンプルされたクリーン・クロック・データを、前記決定された位相差に基づいて選択することと、
をさらに備える、請求項1に記載の方法。 - データ同期のための装置であって、
基準クロック信号に基づいてクリーン・クロック信号を生成するための手段と、
データおよびデータ・クロック信号をメモリ・コントローラから受け取るための手段と、
前記受け取ったデータ・クロック信号を用いて前記受け取ったデータをサンプルするための手段と、
前記サンプルされたデータを、前記クリーン・クロック信号と同期させるための手段と、を備える装置。 - 前記メモリ・コントローラは、チップのほぼ中心に配置され、前記同期させるための手段は、前記チップの周辺部の付近に配置される、請求項9に記載の装置。
- 前記基準クロック信号および前記データ・クロック信号はともに、共通のクロック信号から導出される、請求項10に記載の装置。
- 前記同期させるための手段は、
前記クリーン・クロック信号の立ち上がりエッジにおいて、前記サンプルされたデータをサンプルして、サンプルされた立ち上がりエッジ(RE)データを生成するための手段と、
前記クリーン・クロック信号の立ち下がりエッジにおいて、前記サンプルされたデータをサンプルして、サンプルされた立ち下がりエッジ(FE)データを生成するための手段と、
前記データ・クロック信号と、前記クリーン・クロック信号との間の位相差を決定するための手段と、
前記サンプルされたREデータまたは前記サンプルされたFEデータを、前記決定された位相差に基づいて選択するための手段と、
をさらに備える、請求項9に記載の装置。 - 前記選択するための手段はさらに、前記データ・クロック信号のサンプリング・エッジが、前記クリーン・クロック信号の立ち上がりエッジにより近いか、前記クリーン・クロック信号の立ち下がりエッジにより近いかを、前記決定された位相差に基づいて決定するための手段と、
前記データ・クロックのサンプリング・エッジが、前記クリーン・クロック信号の立ち下がりエッジにより近い場合、前記サンプルされたREデータを選択するための手段と、
前記データ・クロック信号のサンプリング・エッジが、前記クリーン・クロック信号の立ち上がりエッジにより近い場合、前記サンプルされたFEデータを選択するための手段と、
を備える、請求項12に記載の装置。 - 前記同期させるための手段は、
前記サンプルされたデータを、前記クリーン・クロック信号を用いて、複数の異なるサンプル・ポイントにおいてサンプルして、サンプルされた複数のクリーン・クロック・データを生成するための手段と、
前記データ・クロック信号と、前記クリーン・クロック信号との間の位相差を決定するための手段と、
前記複数のサンプル・ポイントのうちの1つに対応する、前記サンプルされたクリーン・クロック・データを、前記決定された位相差に基づいて選択するための手段と、
をさらに備える、請求項9に記載の装置。
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US9495285B2 (en) | 2014-09-16 | 2016-11-15 | Integrated Device Technology, Inc. | Initiating operation of a timing device using a read only memory (ROM) or a one time programmable non volatile memory (OTP NVM) |
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US9362924B1 (en) * | 2015-07-08 | 2016-06-07 | Integrated Device Technology, Inc. | Method and apparatus for fast frequency acquisition in PLL system |
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US9614508B1 (en) | 2015-12-03 | 2017-04-04 | Integrated Device Technology, Inc. | System and method for deskewing output clock signals |
US9893877B2 (en) * | 2016-01-15 | 2018-02-13 | Analog Devices Global | Circuits, systems, and methods for synchronization of sampling and sample rate setting |
US10075284B1 (en) | 2016-01-21 | 2018-09-11 | Integrated Device Technology, Inc. | Pulse width modulation (PWM) to align clocks across multiple separated cards within a communication system |
US9852039B1 (en) | 2016-02-03 | 2017-12-26 | Integrated Device Technology, Inc | Phase locked loop (PLL) timing device evaluation system and method for evaluating PLL timing devices |
US9859901B1 (en) | 2016-03-08 | 2018-01-02 | Integrated Device Technology, Inc. | Buffer with programmable input/output phase relationship |
US9692394B1 (en) | 2016-03-25 | 2017-06-27 | Integrated Device Technology, Inc. | Programmable low power high-speed current steering logic (LPHCSL) driver and method of use |
US9698787B1 (en) | 2016-03-28 | 2017-07-04 | Integrated Device Technology, Inc. | Integrated low voltage differential signaling (LVDS) and high-speed current steering logic (HCSL) circuit and method of use |
US9954541B1 (en) | 2016-03-29 | 2018-04-24 | Integrated Device Technology, Inc. | Bulk acoustic wave resonator based fractional frequency synthesizer and method of use |
US9581973B1 (en) | 2016-03-29 | 2017-02-28 | Integrated Device Technology, Inc. | Dual mode clock using a common resonator and associated method of use |
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US10164758B2 (en) * | 2016-11-30 | 2018-12-25 | Taiwan Semicondcutor Manufacturing Co., Ltd. | Read-write data translation technique of asynchronous clock domains |
KR102371264B1 (ko) * | 2017-04-21 | 2022-03-07 | 에스케이하이닉스 주식회사 | 메모리 시스템 |
US10965442B2 (en) * | 2018-10-02 | 2021-03-30 | Qualcomm Incorporated | Low-power, low-latency time-to-digital-converter-based serial link |
US11580048B1 (en) | 2019-03-18 | 2023-02-14 | Cadence Designs Systems, Inc. | Reference voltage training scheme |
CN110059036B (zh) * | 2019-04-15 | 2022-04-26 | 西安微电子技术研究所 | 一种存储体内部多异步接口访问控制装置及方法 |
US11262786B1 (en) * | 2020-12-16 | 2022-03-01 | Silicon Laboratories Inc. | Data delay compensator circuit |
CN113206665A (zh) * | 2021-03-15 | 2021-08-03 | 新华三技术有限公司 | 一种信号采样方法及装置 |
Family Cites Families (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5548620A (en) * | 1994-04-20 | 1996-08-20 | Sun Microsystems, Inc. | Zero latency synchronized method and apparatus for system having at least two clock domains |
DE60219156T2 (de) | 2002-07-22 | 2007-12-13 | Texas Instruments Inc., Dallas | Verfahren und Einrichtung für die parallele Synchronisation von mehreren seriellen Datenströmen |
US7178048B2 (en) * | 2003-12-23 | 2007-02-13 | Hewlett-Packard Development Company, L.P. | System and method for signal synchronization based on plural clock signals |
US7532697B1 (en) | 2005-01-27 | 2009-05-12 | Net Logic Microsystems, Inc. | Methods and apparatus for clock and data recovery using a single source |
US7269093B2 (en) | 2005-10-31 | 2007-09-11 | Infineon Technologies Ag | Generating a sampling clock signal in a communication block of a memory device |
US7593273B2 (en) * | 2006-11-06 | 2009-09-22 | Altera Corporation | Read-leveling implementations for DDR3 applications on an FPGA |
US8781053B2 (en) | 2007-12-14 | 2014-07-15 | Conversant Intellectual Property Management Incorporated | Clock reproducing and timing method in a system having a plurality of devices |
US7975164B2 (en) * | 2008-06-06 | 2011-07-05 | Uniquify, Incorporated | DDR memory controller |
US20100005214A1 (en) | 2008-07-01 | 2010-01-07 | International Business Machines Corporation | Enhancing bus efficiency in a memory system |
US8145171B2 (en) | 2008-10-08 | 2012-03-27 | Qualcomm Incorporated | Clock clean-up phase-locked loop (PLL) |
JP2012515376A (ja) * | 2009-01-12 | 2012-07-05 | ラムバス・インコーポレーテッド | クロック転送低電力シグナリングシステム |
US8222932B2 (en) * | 2010-02-23 | 2012-07-17 | Agilent Technologies, Inc. | Phase-locked loop with switched phase detectors |
US8269533B2 (en) | 2010-09-03 | 2012-09-18 | Advanced Micro Devices, Inc. | Digital phase-locked loop |
US8356155B2 (en) * | 2010-09-13 | 2013-01-15 | Advanced Micro Devices, Inc. | Dynamic RAM Phy interface with configurable power states |
US8880831B2 (en) * | 2011-05-12 | 2014-11-04 | Advanced Micro Devices, Inc. | Method and apparatus to reduce memory read latency |
US8897084B2 (en) * | 2011-09-08 | 2014-11-25 | Apple Inc. | Dynamic data strobe detection |
US9123408B2 (en) | 2013-05-24 | 2015-09-01 | Qualcomm Incorporated | Low latency synchronization scheme for mesochronous DDR system |
US9478268B2 (en) * | 2014-06-12 | 2016-10-25 | Qualcomm Incorporated | Distributed clock synchronization |
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