JP2011193505A

JP2011193505A - プログラマブルロジックデバイス用のデジタル適応回路網および方法

Info

Publication number: JP2011193505A
Application number: JP2011100172A
Authority: JP
Inventors: Wilson Wong; ウォンウィルソン; Doris Po Ching Chan; ポチンチャンドリス; Sergey Shumarayev; シュマライェブセルゲイ; Simardeep Maangat; マーンガットシマーディープ; Tim Tri Hoang; トリホアンティム; Tin H Lai; エイチ．レイティン; Thungoc M Tran; エム．トランサンゴック
Original assignee: Altera Corp
Current assignee: Altera Corp
Priority date: 2006-09-14
Filing date: 2011-04-27
Publication date: 2011-09-29
Also published as: CN101145775A; JP5889272B2; JP5291699B2; US7920621B2; US8208523B2; US20080069276A1; JP2014064328A; JP2008072716A; JP2011103678A; US20110188564A1; EP1901507A1

Abstract

【課題】プログラマブルロジックデバイス用のデジタル適応回路網および方法を提供すること。
【解決手段】本発明は、着信データ信号の等化を制御する方法を提供する。該方法は、該データ信号の中の２つの連続する異なる値を有するビットを検出することと、該２つのビット間の該着信データ信号における遷移が、比較的遅いか、あるいは比較的早いかを決定することと、該遷移が、比較的遅い場合、該着信データ信号の該等化を増加させることとを包含する。
【選択図】図２

Description

（発明の背景）
高速信号が、プリント回路ボードバックプレーンのような送信媒体を介して伝播するとき、周波数成分の全てが、同じように減衰されるわけではない。一般に、高周波数成分は、低周波数成分よりも減衰される。その結果は、信号の理想的なタイミングの中で、ジッタの原因となるＩＳＩ（シンボル間干渉）である。

等化は、低周波数成分よりも、高周波数成分をよりブースト（ｂｏｏｓｔ）する方法である。理想的には、イコライザの周波数応答は、バックプレーンまたは他の送信媒体の逆伝達関数であるべきである。２つの伝達関数の組み合わせは、理想的には、対象とする周波数に対して、フラットであるべきである。その問題はといえば、等化の解決策の可能な組み合わせが、数多くあり得ることである。それゆえ、最適の設定を決定するためには、多くの時間を要求し得る。これは、通常、試行錯誤で行われる。

適応等化ブロックは、ユーザから負担を取り除き得、最適設定を決定し得る。適応等化は、イコライザおよび適応「エンジン」を含み、この適応「エンジン」は、２つの伝達関数がフラットとなる組み合わせとなるように、可能な等化曲線のうちから１つを選択する。適応等化を使用ことにはメリットがあるので、適応イコライザブロックに対する改善は、常に考えられる。

（発明の概要）
本発明の特定の局面に従うと、着信データ信号の等化は、そのデータ信号の中の２つの連続する異なる値を有するビットを検出することによって、制御され得る。このような２つのビットが、検出されるとき、これらのビット間の遷移（ｔｒａｎｓｉｔｉｏｎ）が、比較的遅いか、あるいは比較的早いかの決定がなされ得る。この遷移が、比較的遅い場合、この着信信号の等化は、増加され得る。この遷移が、比較的早い場合、この着信信号の等化は、減少され得る。

本発明の別の局面に従うと、着信データ信号の等化は、その信号の中のデータ値が、安定であるときに、その信号をサンプリングすることによって、制御され得る。このサンプリングは、データサンプルと称され得るものを生成する。着信データ信号はまた、その信号が、互いに異なる連続するデータ値の間で、遷移するときにも、サンプリングされ得る。このサンプリングは、遷移サンプルと称され得るものを生成する。２つの連続する異なる値を有するデータサンプルの間で採られた遷移サンプルは、（２つの異なる値を有するデータサンプルのうちの一方であり得る）基準値と比較され得る。等化は、この比較の結果に基づいて、制御され得る。

本発明のさらに別の局面に従うと、着信データ信号を等化するための回路網は、着信データ信号のサンプリングを、その信号の中のデータ値が、安定であるときに行うための第一のサンプリング回路網を含み得る。この結果得られるサンプルは、データサンプルと称され得る。この等化回路網は、着信データ信号のサンプリングを、その信号が、互いに異なる連続するデータ値の間で、遷移するときに行うための第二のサンプリング回路網をさらに含み得る。この結果得られるサンプルは、遷移サンプルと称され得る。この等化回路網はまた、（２つの連続する異なる値を有するデータサンプルの間で採られた）遷移サンプルを（２つの連続する異なる値を有するデータサンプルのうちの一方であり得る）基準値と比較するための回路網をさらに含み得る。この等化回路網はまた、比較回路網の出力に基づいて、着信データ信号の等化を制御するための等化制御回路網をさらに含み得る。

本発明のさらなる特徴、その性質および様々な利点は、添付図面および以下の詳細な説明から、より明らかになる。

本発明は、さらに、以下の手段を提供する。

（項目１）
着信データ信号の等化を制御する方法であって、
該データ信号の中の２つの連続する異なる値を有するビットを検出することと、
該２つのビット間の該着信データ信号における遷移が、比較的遅いか、あるいは比較的早いかを決定することと、
該遷移が、比較的遅い場合、該着信データ信号の該等化を増加させることと
を包含する、方法。

（項目２）
上記遷移が、比較的早い場合、上記着信データ信号の上記等化を減少させること
をさらに包含する、項目１に記載の方法。

（項目３）
上記実行が、実行されるのは、連続ビット値の所定のパターンが、上記遷移に先行するときのみである、項目１に記載の方法。

（項目４）
上記所定のパターンは、複数の同様な値を有するビットを含む、項目３に記載の方法。

（項目５）
上記検出および決定は、繰り返して実行され、
上記増加が、実行されるのは、該検出および決定の複数回の実行において、上記遷移が比較的遅いことが、比較的早いことより多いときのみである、項目１に記載の方法。

（項目６）
上記検出および決定の上記複数回の実行において、上記遷移が比較的早いことが、比較的遅いことより多い場合、上記着信データ信号の上記等化を減少させる、項目５に記載の方法。

（項目７）
上記決定することは、
上記遷移が、遷移サンプルを生成するように発生するときに、上記データ信号をサンプリングすることと、
該遷移サンプルを基準値と比較することと
を包含する、項目１に記載の方法。

（項目８）
上記２つの連続する異なる値を有するビットのうちの一方から、上記基準値を導出すること
をさらに包含する、項目７に記載の方法。

（項目９）
着信データ信号の等化を制御する方法であって、
該着信データ信号のサンプリングを、その信号の中のデータ値が、安定であるときに行い、データサンプルを生成することと、
該着信データ信号のサンプリングを、その信号が、互いに異なる連続するデータ値の間で、遷移するときに行い、遷移サンプルを生成することと、
２つの連続する異なる値を有するデータサンプルの間で採られた遷移サンプルを、基準値と比較することと、
該比較の結果に基づいて、該等化を制御することと
を包含する、方法。

（項目１０）
上記基準値は、上記２つの連続する異なる値を有するデータサンプルのうちの一方である、項目９に記載の方法。

（項目１１）
上記制御することは、
上記遷移サンプルが、上記２つの連続するデータサンプルの第一の値と同じである値を有することを、上記比較が示す場合、等化を増加させること
を包含する、項目１０に記載の方法。

（項目１２）
上記制御することは、
上記遷移サンプルが、上記２つの連続するデータサンプルの第二の上記値と同じである値を有することを、上記比較が示す場合、上記等化を減少させること
を包含する、項目１０に記載の方法。

（項目１３）
連続するデータサンプルのパターンについて、上記着信データ信号を検査することであって、該連続するデータサンプルは、複数の同様な値を有するデータサンプルを含み、異なる値を有するデータサンプルが後に続く、ことと、
該パターンの検出に応答してのみ、上記比較を実行することと
をさらに包含する、項目９に記載の方法。

（項目１４）
上記異なる値を有するデータサンプルと上記複数の同様な値を有するデータサンプルとの間の上記遷移サンプルを用いて、上記比較が実行される、項目１３に記載の方法。

（項目１５）
上記制御することは、
上記比較の複数回の連続的な実行にわたる該比較の結果を統合することと、該統合の結果に基づいて、上記等化を制御することと
を包含する、項目９に記載の方法。

（項目１６）
着信データ信号を等化するための回路網であって、
該着信データ信号のサンプリングを、その信号の中のデータ値が、安定であるときに行い、データサンプルを生成するための第一のサンプリング回路網と、
該着信データ信号のサンプリングを、その信号が、互いに異なる連続するデータ値の間で、遷移するときに行い、遷移サンプルを生成するための第二のサンプリング回路網と、
２つの連続する異なる値を有するデータサンプルの間で採られた遷移サンプルを基準値と比較するための比較回路網と、
該比較回路網の出力に基づいて、該着信データ信号の等化を制御するための等化制御回路網と
を備える、回路網。

（項目１７）
上記基準値は、上記２つの連続する異なる値を有するデータサンプルのうちの一方である、項目１６に記載の回路網。

（項目１８）
上記遷移サンプルが、上記２つの連続するデータサンプルの上記第一の上記値と同じ値を有する場合、上記等化制御回路網は、上記等化を増加させる、項目１７に記載の回路網。

（項目１９）
上記遷移サンプルが、上記２つの連続するデータサンプルの上記第二の上記値と同じ値を有する場合、上記等化制御回路網は、上記等化を減少させる、項目１７に記載の回路網。

（項目２０）
上記等化制御回路網は、
時間にわたって上記出力を統合する回路網であって、該統合の結果を用いて、上記等化を増加させるか、あるいは減少させるかを決定する、回路網
を備える、項目１６に記載の回路網。

（項目２１）
パターン検出回路網であって、上記データサンプルの複数の連続するものの中に、所定のパターンの値の発生を検出し、かつそのパターンが検出されるとき、上記等化制御回路網をエネーブルにする、パターン検出回路網
をさらに備える、項目１６に記載の回路網。

（項目２２）
上記所定のパターンは、複数の同様な値を有するデータサンプルを備え、異なる値を有するデータサンプルが後に続く、項目２１に記載の回路網。

（摘要）
着信データ信号の等化は、この信号のサンプリングを、この信号の中のデータ値が、安定であるとき（「データサンプル」）と、この信号が、異なる連続するデータ値の間で、遷移するとき（「遷移サンプル」）とに行うことによって、制御され得る。２つの連続する異なる値を有するデータサンプルの間で採られた遷移サンプルは、（これらの２つのデータサンプルの一方であり得る）基準値と比較される。この比較の結果は、この着信データ信号の等化を増加させるか、あるいは減少させるかを決定する際に、その一部として使用され得る。

図１は、適応エンジンに対する公知のスキームの簡略化された模式ブロック図である。図２は、本発明の特定の局面に従う一部の回路網の例示的な実施形態の簡略化された模式ブロック図である。図３は、いずれも共通の水平時間スケールに対してプロットされた、簡略化された信号波形のセットである。これらの波形は、図２の回路網の動作を理解するのに有用である。図４は、本発明の特定の局面を理解するのに有用である例示的な簡略化された信号波形のさらなるセットである。図５は、本発明の特定の局面に従う様々な例示的な信号条件の下でなされ得る決定を示す表である。図６は、本発明の特定の局面に従う例示的なイコライザ回路網の簡略化されたブロック図である。図７は、本発明の特定の局面に従う図６の回路網の一部分の例示的な実施形態のより詳細であるが、依然簡略なブロック図である。

（詳細な説明)
適応等化ブロック１０に対する公知のスキームが、図１に示される。このスキームは、低周波数および高周波数のブースト量を変更するための（典型的には、電子的にインプリメントされる）制御ノブ３０および５０を有するイコライザフィルタ２０を含む。パラメータαは、低周波数ゲインの量を変化させ、パラメータβは、イコライザからの高周波数のブースト量を変化させる。（ＨＰは、ハイパスの略である。）イコライザフィルタに加え、図１の残りの回路は、適応エンジン１００を備え、適応エンジン１００は、ノブαおよびβを介して、ブーストの量を制御する。

図１の適応スキームは、アナログアプローチを使用して、ブースト量が正しいかどうかを決定する。ノードＡは、イコライザ２０の出力であり、ノードＢは、基準エッジジェネレータ１５０の出力である。基準エッジジェネレータは、「理想的」なエッジを出力する。イコライザの出力は、これを真似るように、試みるべきする。ローパスフィルタおよびハイパスフィルタ１１０、１２０、１６０および１７０は、整流器１１２、１２２、１６２、および１７２とともに、ノードＡおよびＢで、信号のエネルギを抽出するために使用される。ノードＡ上のハイパスフィルタ１２０および整流器１２２の出力は、イコライザ２０の後に、信号の高周波数エネルギを抽出する。ノードＢ上のハイパスフィルタ１７０および整流器１７２の出力は、基準ジェネレータ１５０の後に、信号の高周波数エネルギを抽出する。これらの２つのレベルは、次いで、比較器１８０に提供され、比較器１８０は、２つの出力の間で、高周波数エネルギを比較する。比較の結果は、コンデンサＣ２上で統合され、アナログレベルを生成し、このアナログレベルが、高周波数ブーストの量を制御する。これは、フィードバックシステムの一部であり、このシステムは、エネルギを等しくさせ、こうして、高周波数ブーストの「適切」な量となるようにする。これは、イコライザ２０の出力のエッジレートが、基準ジェネレータ１５０の出力のエッジレートに等しいとき、生じる。低周波数ゲインの量は、ローパスフィルタおよび整流器１１０、１１２、１６０、および１６２を介して、比較器１３０およびコンデンサＣ１と協働して、同様な方法で、制御される。

本開示は、デジタルアプローチを用いる適応エンジンを記載する。イコライザ２０の出力のエネルギレベルと基準エッジ１５０の出力のエネルギレベルとを比較する代わりに、絶対タイミングジッタが、デジタル位相検出器によって、比較される。図２は、例示的なデジタル位相検出器２００の詳細を示す。図３は、位相検出器２００によって生成されたタイミングを示す。図２の小さなタイミング図は、使用される用語を示す。「Ａ」、「Ｂ」、および「Ｃ」は、３つの連続するビットＡ、Ｂ、およびＣの相対的な位置をそれぞれ意味する。「ＡＴＢ」は、ビットＡとビットＢとの間の位相検出器によってサンプリングされる遷移点である。「ＢＴＣ」は、ビットＢとビットＣとの間でサンプリングされる遷移点である。これらの点は、ハーフレートの位相検出スキームによって、サンプリングされる。ハーフレートは、データの速度の半分でクロックがランするという事実を意味する。フルレートは、クロックサンプルデータの各立ち上がりを意味する。

図２に示されるように、フリップフロップの第一の２つの列２０５ａ〜ｄおよび２１０ａ〜ｄは、データレートの半分でランしている位相０、９０、１８０、および２７０を有する四相クロックによって、クロックされる。これらのフリップフロップは、データをサンプリングし、それぞれ出力ＤＥＶＥＮ、ＤＭＱ、ＤＯＤＤ、およびＤＭＱＢを生成する。タイミング図において、これらの点は、それぞれサンプル点Ａ、ＡＴＢ、Ｂ、およびＢＴＣを表す。この議論の残部において、これらの表現は、それぞれお互いに入れ替わるように使用される。留意すべき重要なことは、ＤＥＶＥＮは、ビット位置Ａのサンプリングに対応することである。図３のタイミング図は、これが、どのように達成されるかを示す。Ａ、Ｂ、およびＣのような点で、着信データ信号をサンプリングすることは、その信号のサンプリングを、信号の中のデータ値がバイナリ１またはバイナリ０で安定であるときに行うのに対応することに、留意すべきである。このようなサンプルは、データサンプルと称され得る。ＡＴＢおよびＢＴＣのような点で、着信データ信号をサンプリングすることは、その信号のサンプリングを、信号が２つの連続する異なる値を有するデータビットまたはデータサンプルの間で、遷移中であるときに、行うことに対応する。ＡＴＢおよびＢＴＣのような点で採られたサンプルは、遷移サンプルと称され得る。

出力Ｄ０、ＤＭ０１、およびＤｌを生成するフリップフロップ２２０ａ〜ｃは、ＣＫ９０によって、クロックされる。これらのフリップフロップの目的は、Ａ、ＡＴＢ、およびＢと同期すること（あるいは、これらのビットのスナップショットを採ること）と、この値が検査され得るように、この値を保持することである。Ｄ１Ｄ、ＤＭ１２、およびＤ２を生成するフリップフロップ２２０ｄ〜ｆは、Ｂ、ＢＴＣ、およびＣと同期し、この値を保持して、この値が検査され得るようにする。図４は、等化の量が正しいかどうかを決定するために、この位相検出器の出力が、どのように検査され得るかを示す。また、図４において、バイナリ０および１は、相互に入れ替えられ得、簡略化の目的のために、ただ一つの場合を議論する。例えば、全ての０は、１と置換され得、全ての１は、０と置換され得る。

このスキームが、適切に機能するために、この位相検出器は、レシーバクロック・データリカバリ（ＣＤＲ）ブロックにおいて、使用される位相検出器によって、共有されることが好ましい。これは、データアイを適切に中心に入れるために（すなわち、Ａ、Ｂ、およびＣのようなサンプリング点が、着信データ信号における（ＡＴＢおよびＢＴＣのような）遷移位置の間で最もほぼ中心である場所を見出すために）、ＣＤＲによって使用されるのと同じ位相検出器である。したがって、本開示において、クロックＣＫ０は、データＡの最適点でサンプリングし、ＣＫ９０は、ビットＡとＢとの間の遷移点でサンプリングするなどと、仮定し得る。図４の３つのタイミング図は、等化の量が、理想的である場合（上の波形）、小さすぎる場合（下の波形）、あるいは大きすぎる（真ん中の波形）場合に、フリップフロップによって、サンプリングされるものを示す。図４の真ん中の波形において、ＡからＢへの遷移が、（例えば、上の波形における対応する適切なタイミングでの遷移に比べて、あるいは下の波形における対応する比較的遅い遷移に比べて）比較的早いことに留意すべきである。一方、図４の下の波形において、ＡからＢへの遷移が、（例えば、上の波形における対応する適切なタイミングでの遷移に比べて、あるいは真ん中の波形における対応する比較的早い遷移に比べて）比較的遅い。

図５は、サンプリングされた値に基づいて、どのように等化を決定するかの説明的な例を示す。スキームは、検出されたビットの異なるシーケンスに基づいて、与えられる。このスキームにおいて、（図４のバイナリデジットによって示される）００１または（図４のバイナリデジットによって示されるものから反転されたビットである）１１０の着信データパターンが、検出され、検出されたシーケンスに基づく出力が、等化レベルを決定するために使用される。図５に示されるように、過大に等化された信号は、第二のデータサンプルビットＢ（あるいは、第一のデータサンプルビットの補数または逆数）と同じ値を有する遷移サンプルＴとして見られる。それに対して、過小に等化された信号は、第一のデータサンプルビットＡ（あるいは、第二のデータサンプルビットの補数または逆数）と同じ値を有する遷移サンプルＴとして見られる。これは、単に一つの例示的な着信データシーケンスであり、任意の個数の他のシーケンスが、検出され得、等化の量が、小さすぎるか、あるいは大きすぎるかを決定するために、使用され得る。ポイントは、パターン検出器が、好ましくは使用されることと、等化が調整される必要がある場合、適切なサンプル点が、観察されることである。００１または１１０は、本例において、検出されるべきパターンとして選択された。なぜなら、００１または１１０は、信号が、（最初の２つの同一のビットに応答して）その最終値近くに「落ち着く（ｓｅｔｔｌｅ）」ことを可能にし、次いで、（第三の異なる値を有するビットに遷移するために）より高い周波数成分が、導入されるパターンであるからである。理想的なパターンは、遷移が後に続く比較的長いＣＩＤ（連続同一デジット）を有するパターンであり得る。したがって、．．．．００００００１．．．．または．．．．１１１１１１０．．．．のようなパターンは、有力な候補である。しかしながら、そのトレードオフは、このような長いＣＩＤは、たとえ発生したとしても、比較的少ない頻度で発生し得る。このことは、許容されないほど長い収斂時間へと導き得る。さらに、ほとんどのパターンが、ＤＣ均衡され、８ｂ１０ｂが一例である非常に長いＣＩＤを禁止する最低限要求される遷移密度を有する。別のトレードオフとしては、ラッチの非常に長いストリングは、パターンが検出されるように、データを「覚えておく」ことを要求されることである。

前述したように、位相検出回路網は、好ましくは、ＣＤＲ（クロック・データリカバリ）ブロックの位相検出器と同じタイミングを有する。ＣＤＲの目的は、高速シリアルデータストリーム内に内蔵されたクロックを抽出することであることを喚起されたい。ＣＤＲは、クロックを抽出し、最適には、ＣＫ０およびＣＫ１８０に対するデータの中間当たりが、位相の中心となるように、位相をラインアップする。このことは、図２のＡ、Ｂ、およびＣのようなデータサンプルを、その図のＡＴＢおよびＢＴＣにおける遷移の間の中間に置く。もう一つのポイントは、ＣＤＲが、典型的に、特定の帯域幅を有する閉じたループシステムであることである。したがって、適応の間に、２つのループは、相互作用し得る。このタイミングは、重要であり得、このことは、適応回路網が、ＣＤＲと位相検出器を共有すべきであるか、あるいは正確なレプリカまたは近似のレプリカを有するべきであることを意味する。同じ回路網を使用することは、より実用的であり得る。適応ループの帯域幅を適切に設計して、ＣＤＲループの収斂に著しい影響を及ぼさないようにすることは、望ましい。適応ループは、自身の帯域幅が、ＣＤＲの帯域幅より、遅くなるように設計されることが好ましい。このことによって、ＣＤＲが、データをサンプリングし、データアイの中心で、概ねサンプリングする位相を出力することが可能になる。次いで、等化は、より低い速度で更新され、バックプレーン減衰のような問題のために、ジッタをゆっくりと減らす。

図６は、デジタル適応スキーム３００に対するブロック図を示す。この図は、ブースト量を制御する（好ましくは電子的にインプリメントされる）ノブ３２２を有するイコライザフィルタ３２０を含む。イコライザの出力は、ＣＤＲ内で使用される位相検出器３３０をフィードし、エッジを、アイの中心にあるサンプルデータに、適切にアラインさせる。（ＢＰＢＤは、バンバン位相検出器の略であり、これは、線形位相検出器ではなく、デジタル位相検出器である。これは、バイナリであるために、バンバンと称される。これは、位相関係に基づいて、バイナリ充電電流またはバイナリ放電電流を出力する。これは、また三状態（ｔｒｉｓｔａｔｅ）であり得るが、パルスの幅は、（位相差に比例するパルス幅を出力する線形位相検出器に対して）固定周期である。位相検出器３３０は、データの速度の半分でランするクロックの４つの位相によって、フィードされる。適応エンジン３４０をフィードする位相検出器３３０の出力は、Ｄ０、ＤＭ０１、Ｄ１、Ｄ１Ｄ、ＤＭ１２、およびＤ２である。

図７は、デジタル適応ブロック３４０の図を示す。位相検出器３３０からの入力は、パターン検出器４１０および決定ロジック４２０によって使用される。パターン検出器４１０は、入力をラッチし、次いで、そのパターンが、所定の値と合致するかどうかをチェックする（パターンのプログラマブル性は、どのパターンが使用されるかを、ユーザが選択することを可能にすることが望ましい）。要求されるパターンは、遷移が後に続く一連のＣＩＤであることが好ましい。本明細書における以前の議論で使用されたパターンの例は、００１および１１０である。当然、最低でも、パターンは、２つの連続する異なる値を有するデータビットを含まなくてはならない。なぜなら、等化の決定は、少なくとも２つのこのような連続するビットの間での遷移のタイミングに基づくからである。同時に、決定ロジックブロック４２０もまた、ラッチされたデータを検査し、図５に与えられた真理値表に基づいて、ＵＰ信号またはＤＮ信号を出力するか、あるいは他の制御ロジックがどのようなものであっても、使用され得る。ＵＰは、より多くのブーストが要求されることを意味するのに対し、ＤＮは、ブーストを減らすことを要求する。決定更新フィルタブロック４３０は、ＵＰ信号およびＤＮ信号、ならびに検出信号を受け入れる。これに基づいて（例えば、所定のデータサンプルパターンが検出されたことを、検出信号が示すとき、ブロック４３０が、ＵＰ信号またはＤＮ信号を使用するために、唯一エネーブルにされる）、ブロック４３０は、デジタルコードを出力し、このデジタルコードは、Ｄ２Ａ（デジタルアナログ）変換ブロック４４０をフィードする。Ｄ２Ａブロック４４０は、アナログ出力を生成し、このアナログ出力は、ＥＱ（図６の３２０）からのブースト量を制御する。決定更新フィルタブロック４３０はまた、好ましくは、ＵＮ／ＤＮ／検出結果のフィルタリングを幾分か実行し（例えば、時間にわたる統合）、更新速度を制御することが可能である。（これもまた、例えば、どの程度速い、あるいは遅い等化調整がなされるかを、ユーザが選択し得るように、プログラマブルであることが好ましい）。上述したように、適応ループは、ＣＤＲループよりも遅くランすることが好ましいので、更新速度は、可変であることが好ましい。一つのインプリメンテーションは、ＤＥＴＥＣＴが、アサートされ、「ｘ」回のＤＥＴＥＣＴパルスの後に、Ｌｖｌ［ｎ：０］をインクリメント（またはデクリメント）するときに、決定更新フィルタ４３０に、ＵＰパルスまたはＤＮパルスの（正味の）数をカウントさせることである。

別の考えられる（そして望ましい）特徴は、等化に対して、事前設定可能であることである。多くのインプリメンテーションにおいて、ブーストは、最低値で、開始する。図１の従来技術において、等化の量は、コンデンサＣ１およびＣ２上に格納される。コンデンサの初期状態は、通常、０、または放電状態である。非常に減衰されやすいバックプレーン、または同様の状況において、シングルビットは、遷移を有し得ないことも可能であり得るので、事前に設定可能な値が、望ましい。したがって、非常に減衰したビットが、遷移として検出されるのに十分ブーストされることを可能にするためには、ブーストの特定の量が「事前設定」されることを要求される。リセット／プレセットピンは、そのピンがリリースされるまで、適応が開始しないように、Ｄ２Ａ４４０の出力レベルを事前設定することも、パターン検出器４１０の出力をリセットすることも可能にする。

本発明のデジタルアプローチを用いるメリットおよび利点は、数多くある。
１．デジタルアプローチによって、一つの技術から次の技術へと、容易に移行することが可能になる。アナログ回路は、シュリンクすることを「好ま」ないので、多くの回路は、再設計される必要があり得る。それに対して、デジタル回路は、プロセスがシュリンクするにつれて、より高速でランする。このことは、デジタルアプローチにとって、メリットとなる。
２．デジタルアプローチによって、適応回路網を位相検出器と同じように高速でランさせることが可能になり、これは、全体的な性能における限界ではない。
３．デジタルアプローチによって、ループの実際の更新を低速でランすることが可能になる。このことは、フィードバックループにおける大きな負担をかなり取り除き得る。これは、決定更新フィルタブロック４３０を介して、行われる。
４．デジタルアプローチは、遷移密度に対しても、ラン長さに対しても、何も要求を有しない。アナログアプローチは、十分にランダムな頻度のコンテンツを有しないデータパターンを許容し得ない。さらに、非常に長いＣＩＤパターンは、アナログアプローチにとって、問題の原因となる。
５．デジタルアプローチは、パターンがＤＣ均衡されることを要求しない。アナログアプローチは、フィルタおよびＤＣブロッキングコンデンサを用い、このフィルタおよびＤＣブロッキングコンデンサは、パターンがＤＣ均衡されていない場合、理想的な動作からドリフトし得る。

以上の記述は、本発明の原理を単に説明するに過ぎないことと、本発明の範囲および精神から逸脱することなく、当業者によって、様々な改変がなされ得ることは、理解されるべきである。例えば、データ信号の中の遷移が比較的早いか、あるいは比較的遅いかの決定を実行するための前提条件として検出される連続するビットのパターンは、任意の所望の長さであり得る。同様に、決定ロジック４２０の任意の個数のＵＰ／ＤＮ出力信号は、それらの信号に等化の量を制御する変更がなされる前に、決定更新フィルタ４３０によって、統合され得る。

２００デジタル位相検出器
２０５、２１０、２２０フリップフロップ

Claims

本願明細書に記載の方法。