CN105391537B - 在电子设备中执行数据采样控制的方法及其装置 - Google Patents
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- 238000005070 sampling Methods 0.000 title claims abstract description 127
- 238000000034 method Methods 0.000 title claims abstract description 38
- 230000001960 triggered effect Effects 0.000 claims abstract description 31
- 230000010363 phase shift Effects 0.000 claims description 47
- 238000013508 migration Methods 0.000 claims description 4
- 230000005012 migration Effects 0.000 claims description 4
- 102000011202 Member 2 Subfamily B ATP Binding Cassette Transporter Human genes 0.000 description 8
- 108010023335 Member 2 Subfamily B ATP Binding Cassette Transporter Proteins 0.000 description 8
- 238000001514 detection method Methods 0.000 description 6
- 230000005611 electricity Effects 0.000 description 5
- 230000008859 change Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000012360 testing method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000018199 S phase Effects 0.000 description 1
- 206010044565 Tremor Diseases 0.000 description 1
- 230000003044 adaptive effect Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000009795 derivation Methods 0.000 description 1
- 230000003447 ipsilateral effect Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000002243 precursor Substances 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
- H04L25/03006—Arrangements for removing intersymbol interference
- H04L25/03012—Arrangements for removing intersymbol interference operating in the time domain
- H04L25/03019—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception
- H04L25/03057—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception with a recursive structure
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/091—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector using a sampling device
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/095—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using a lock detector
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/06—Dc level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection
- H04L25/061—Dc level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection providing hard decisions only; arrangements for tracking or suppressing unwanted low frequency components, e.g. removal of dc offset
- H04L25/063—Setting decision thresholds using feedback techniques only
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
- H04L7/002—Arrangements for synchronising receiver with transmitter correction of synchronization errors correction by interpolation
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Abstract
本发明提供了在电子设备中执行数据采样控制的方法及其装置。该方法包括:检测该电子设备中判决反馈均衡器(DFE)接收机的接收信号的数据模式是否匹配预定数据模式,以选择性地触发DFE接收机的数据采样时间偏移配置;以及当该数据采样时间偏移配置被触发时,利用移相时钟,而不是与DFE接收机的正常配置相对应的正常时钟,来作为DFE接收机中边缘采样器的边缘采样器时钟,以锁定到接收信号的边缘时刻,并且控制移相时钟和正常时钟分别具有不同的相位以将DFE接收机的数据采样时间偏移,用于在DFE接收机中执行数据采样,其中,移相时钟是正常时钟的派生时钟。本发明的方法和装置可以自动地调整数据采样相位以改善抖动裕量同时保持数据采样路径的最小延迟。
Description
技术领域
本发明涉及在基于压控振荡器(voltage controlled oscillator,VCO)的接收机中数据采样相移拓扑(data sampling phase shift topology),更具体地,涉及用于在电子设备中执行数据采样控制的方法和相关装置。
背景技术
根据现有技术,为了克服信道损耗引起的符号间干扰(inter symbolinterference,ISI),传统系统的传统接收机通常以改变采样阈值来提高信噪比(signal-to-noise ratio,SNR)的方式实现。例如,通过采用判决反馈均衡器(decision feedbackequalizer,DFE)结构,传统接收机可以在不同时间点以不同阈值(例如,阈值LEV_H或LEV_L)对数据采样,以基于先前的数据补偿一阶后标(1st post cursor)(或者TAP1)。然而,沿着时间轴与采样时间点的不同侧分别对应的抖动裕量(jitter margin),在TAP1阶数(level)增加的情形下可能会变得不同,这可能会降低整个传统系统的整体性能。因此,需要新的方法和相应的架构来改善抖动裕量,同时保持数据采样路径的最小延迟。
发明内容
有鉴于此,本发明提供一种用于在电子设备中执行数据采样控制的方法和相关装置。
本发明提供的用于在电子设备中执行数据采样控制的方法和相关装置,当在基于压控振荡器的接收机中接收数据时,自动地调整数据采样相位,从而改善抖动裕量,同时保持数据采样路径的最小延迟。
依据至少一个优选实施方式,提供了在电子设备中执行数据采样控制的方法。该方法包括如下步骤:检测该电子设备中判决反馈均衡器接收机的接收信号的数据模式是否匹配预定数据模式,以选择性地触发该判决反馈均衡器接收机的数据采样时间偏移配置;以及当该数据采样时间偏移配置被触发时,利用移相时钟,而不是与该判决反馈均衡器接收机的正常配置相对应的正常时钟,来作为该判决反馈均衡器接收机中边缘采样器的边缘采样器时钟,以锁定到该接收信号的边缘时刻,并且控制该移相时钟和该正常时钟分别具有不同的相位以将该判决反馈均衡器接收机的数据采样时间偏移,用于在该判决反馈均衡器接收机中执行数据采样,其中,该移相时钟是该正常时钟的派生时钟
依据至少一个优选实施方式,提供了在电子设备中执行数据采样控制的装置。该装置包括该电子设备的至少一部分,该装置可以包括压控振荡器和耦接到该压控振荡器的控制模块。压控振荡器被设置为生成用于该电子设备的时钟。控制模块被设置为检测该电子设备中判决反馈均衡器接收机的接收信号的数据模式是否匹配预定数据模式,以选择性地触发该判决反馈均衡器接收机的数据采样时间偏移配置。当该数据采样时间偏移配置被触发时,该控制模块利用移相时钟,而不是与该判决反馈均衡器接收机的正常配置相对应的正常时钟,来作为该判决反馈均衡器接收机中边缘采样器的边缘采样器时钟,以锁定到该接收信号的边缘时刻,并且该控制模块控制该移相时钟和该正常时钟分别具有不同的相位,以将该判决反馈均衡器接收机的数据采样时间偏移,用于在该判决反馈均衡器接收机中执行数据采样,其中,该移相时钟是该正常时钟的派生时钟。并且该时钟包括该正常时钟,并且该移相时钟不是从该压控振荡器输出的。
上述执行数据采样控制的方法和相关装置可以自动地调整数据采样相位以改善抖动裕量同时保持数据采样路径的最小延迟,从而可以增强包含该电子设备的系统的整体性能。因此,现有技术的问题(例如,不平衡裕量的问题)得以解决。本发明的方法和相关装置可以自适应地调整数据采样时间,因而可以准确地追踪DFE接收机的接收信号的眼形图并平衡抖动裕量。
在阅读各个附图中例示的优选实施例的如下详细描述之后,本发明的这些和其他目的对本领域技术人员来说无疑将变得显而易见。
附图说明
图1根据本发明的第一实施方式例示了用于在电子设备中执行数据采样控制的装置的示意图。
图2根据本发明的实施方式例示了用于在电子设备中执行数据采样控制的方法的流程图。
图3根据本发明的实施方式例示了图2所示的方法中涉及的采样时间偏移控制方案。
图4根据本发明的实施方式例示了表示在图3所示的采样时间偏移控制方案的初始化阶段中一些抖动裕量的眼形图。
图5根据图4的实施方式例示了表示在图3所示的采样时间偏移控制方案的动态追踪阶段中一些抖动裕量的眼形图。
图6根据本发明的另一实施方式例示了表示在图3所示的采样时间偏移控制方案的初始化阶段中一些抖动裕量的眼形图。
图7根据图6的实施方式例示了表示在图3所示的采样时间偏移控制方案的动态追踪阶段中一些抖动裕量的眼形图。
图8根据本发明的另一实施方式例示了图2所示方法涉及的采样时间偏移控制方案。
具体实施方式
在说明书及后续的权利要求当中使用了某些词汇来指称特定的元件。本领域一般技术人员应可理解,制造商可能会用不同的名词来称呼同一元件。本说明书及后续的权利要求并不以名称的差异来作为区别元件的方式,而是以元件在功能上的差异来作为区别的基准。在通篇说明书及后续的权利要求当中所提及的“包含”是开放式的用语,故应解释成“包含但不限定于”。此外,“耦接”一词在此是包含任何直接及间接的电气连接手段。因此,若文中描述第一装置电性连接于第二装置,则代表该第一装置可直接连接于该第二装置,或通过其他装置或连接手段间接地连接至该第二装置。
图1根据本发明的第一实施方式例示了用于在电子设备中执行数据采样控制的装置100的示意图,其中装置100可以包括该电子设备的至少一部分(例如,部分或全部)。例如,装置100可以包括上述电子设备的一部分,更特别地,装置100可以是电子设备内诸如至少一个集成电路(integrated circuit,IC)的至少一个硬件电路及其相关电路。在另一个例子中,装置100可以是整个的上述电子设备。在另一个例子中,装置100可以包括包含有上述电子设备的系统(包含有该电子设备的无线通信系统)。电子设备的例子可以包括,但不限于,手机、平板电脑和个人电脑(例如笔记本电脑或台式电脑)。
如图1所示,装置100可以包括一组采样器110、相位检测器120、压控振荡器(voltage controlled oscillator,VCO)130和耦接到VCO 130的控制模块140。例如,采样器组110可以包括至少一个数据采样器,以及可以包括边缘采样器114,该至少一个数据采样器可统称为数据采样器112。此外,控制模块140可以包括至少一个移相电路,该至少一个移相电路可统称为移相电路142。此外,图1所示的至少一部分组件可以在电子设备中的判决反馈均衡器(decision feedback equalizer,DFE)接收机内实现。例如,诸如阈值LEV_H或LEV_L的一些电压电平阈值可以输入至数据采样器112,用于执行判决反馈均衡等,以提高从DFE接收机的输出端Dout获得的输出数据(即,从DFE接收机的输出端Dout输出的输出信号所承载的数据)的正确性,其中,DFE接收机的输出数据的正确性可以通过误码率(biterror rate,BER)测量。
根据这个实施方式,采样器组110被设置为对DFE接收机的接收信号(例如,从DFE接收机的输入端Din接收的输入信号)执行采样操作,生成采样结果。例如,数据采样器112可以根据数据采样器时钟CKDATA(即,数据采样器112的参考时钟)对接收信号执行采样操作,生成数据采样器112的采样结果。在另一个例子,边缘采样器114可以根据边缘采样器时钟CKEDGE(即,边缘采样器114的参考时钟)对接收信号执行采样操作,生成边缘采样器114的采样结果。因此,根据数据采样器112的采样结果和边缘采样器114的采样结果,相位检测器120可以对数据采样器112的采样结果和边缘采样器114的采样结果执行检测操作(例如,相位检测操作和/或频率检测操作),以控制VCO 130,更具体地,暂时增加从VCO 130输出的至少一个时钟的频率或暂时保持上述从VCO 130输出的至少一个时钟的频率不变。例如,VCO130被设置为生成用于电子设备的时钟,每个时钟的频率由相位检测器120控制,这些时钟的例子可以包括,但不限于,时钟CK0和时钟CK180。当生成时钟CK0和时钟CK180时,时钟CK0的相位可以视为零相位,时钟CK180的相位可以视为180度。
此外,控制模块140被设置为根据DFE接收机的接收信号执行数据模式检测,以生成数据模式检测结果,并响应于数据模式检测结果而选择性地改变DFE接收机的配置(例如,硬件配置)。由于改变了DFE接收机的配置,控制模块140可以改变VCO 130与采样器组110之间的时钟路径中的至少一个时钟路径,并且/或者可以选择性地启用或禁用控制模块140内的一些组件。根据这个实施方式,控制模块140可以利用移相电路142来调整上述VCO130与采样器组110之间这些时钟路径中至少一个时钟路径的每个时钟路径上时钟的相位。例如,在控制模块140的控制下,移相电路142可以偏移VCO 130生成的其中一个时钟(例如,时钟CK0和时钟CK180之一)的相位,并可以旁路VCO 130生成的另一个时钟(例如,时钟CK0和时钟CK180中另一个时钟)。因此,当装置100利用DFE接收机中的数据采样器112执行数据采样时,控制模块140可以自适应地调节数据采样时间,从而装置100可以准确跟踪DFE接收机的接收信号的眼形图并平衡抖动裕量。
基于图1所示的架构,通过改变DFE接收机的配置,控制模块140可以正确地执行电子设备中的数据采样控制,以减少或防止判决反馈均衡的副作用(例如,由于对数据采样器112应用诸如阈值LEV_H或LEV_L的电压电平阈值而导致的不平衡裕量的问题)。因此,装置100可以正确重现接收信号所承载的数据,并可以提高包含该电子设备的整个系统的整体性能。
图2例示了根据本发明的实施方式用于在电子设备中执行数据采样控制的方法200的流程图。图2所示的方法200可以应用于图1所示的装置100,并且可以应用于其控制模块140。该方法可以描述如下。
步骤210,控制模块140根据DFE接收机的接收信号执行至少一种模式检测操作,以检测接收信号的至少一种数据模式。例如,图1所示的控制模块140可以包括被设置为执行上述至少一种模式检测操作的模式检测器(未示出)。
步骤220,控制模块140检测DFE接收机的接收信号的数据模式是否匹配预定的数据模式,以选择性地触发DFE接收机的数据采样时间偏移配置。例如,当检测到该数据模式匹配预定的数据模式时,控制模块140可以决定触发数据采样时间偏移配置。在另一个例子中,上述预定的数据模式是多个预定的数据模式之一,并且上述数据采样时间偏移配置是DFE接收机的多个数据采样时间偏移配置之一。在这种情形下,当检测到该数据模式匹配上述多个预定的数据模式之一时,控制模块140可以决定触发多个数据采样时间偏移配置之一,例如与上述多个预定的数据模式之一相关的对应数据采样时间偏移配置。因此,基于步骤220的检测结果,当数据采样时间偏移配置被触发时,进入步骤230;否则,重新进入步骤210。
步骤230,当数据采样时间偏移配置被触发时,控制模块140利用移相时钟(例如,时钟CK180的派生时钟(derivative)),而不是与DFE接收机的正常配置对应的正常时钟(例如,时钟CK180),来作为DFE接收机中边缘采样器114的边缘采样器时钟CKEDGE,以锁定到接收信号的边缘时刻(edge timing)上,并且控制模块140控制移相时钟和正常时钟分别具有不同相位,以对DFE接收机的数据采样时间进行偏移,用于在DFE接收机中执行数据采样。在此实施方式中,移相时钟是正常时钟的派生时钟,正常时钟是从VCO 130直接输出的时钟。由于诸如时钟CK180的正常时钟是从VCO 130输出的,因而VCO 130生成的上述时钟包括正常时钟,移相时钟(例如,时钟CK180的派生时钟)不是从VCO 130输出的。
根据此实施方式,装置100可以利用DFE接收机中的数据采样器112,通过被触发的数据采样时间偏移配置对接收信号执行采样操作。由于时钟CK0可以用作数据采样器112的数据采样器时钟CKDATA,上述由VCO 130生成的时钟可以进一步包括数据采样器112的数据采样器时钟CKDATA,并且数据采样器时钟CKDATA(例如,时钟CK0)的相位与正常时钟(例如,时钟CK180)的相位之间的相位差可以是常数。在数据采样器时钟CKDATA(例如,时钟CK0)的相位和正常时钟(例如,时钟CK180)的相位的相位差保持恒定的情形下,由于控制模块140控制移相时钟(例如,时钟CK180的派生时钟)和正常时钟(例如,时钟CK180)分别具有不同的相位,并且由于控制模块140利用移相时钟(例如,时钟CK180的派生时钟)作为DFE接收机中边缘采样器114的边缘采样器时钟CKEDGE,以锁定到接收信号的边缘时刻,装置100可以自适应地调节数据采样时间,并因而可以准确跟踪DFE接收机的接收信号的眼形图并平衡抖动裕量。
根据一些实施方式,当数据采样时间偏移配置被触发时,控制模块140可以将正常时钟(例如,时钟CK180)锁定到接收信号的非零交叉时刻,以将移相时钟(例如,时钟CK180的派生时钟)锁定到接收信号的边缘时刻,其中接收信号的非零交叉时刻表示接收信号的电压电平达到预定的非零阈值LEV_XSH的时刻。例如,控制模块140可以包括位于DFE接收机中并且耦接到VCO 130的采样时间偏移采样器(图1未示出)。当数据采样时间偏移配置被触发时,采样时间偏移采样器可以根据预定的非零阈值LEV_XSH对接收信号执行采样操作,以将正常时钟(例如,时钟CK180)锁定到接收信号的非零交叉时刻。请注意,控制模块140的采样时间偏移采样器不同于DFE接收机中的任何数据采样器112和边缘采样器114。
在这些实施方式的一些实施方式中,控制模块140可以进一步包括移相电路(图1未示出)和耦接到采样时间偏移采样器和移相电路的采样时间偏移逻辑电路(图1未示出),其中移相电路被设置为生成移相时钟(例如,时钟CK180的派生时钟)。例如,当数据采样时间偏移配置被触发时,采样时间偏移逻辑电路可以根据正常时钟(例如,时钟CK180)控制移相电路执行移相操作以生成移相时钟(例如,时钟CK180的派生时钟),并根据采样时间偏移采样器的采样结果,通过利用移相电路来调整移相时钟(例如,时钟CK180的派生时钟)与正常时钟(例如,时钟CK180)之间的相位偏移。
在这些实施方式的一些实施方式中,数据采样器可以根据对应于步骤220中所述的预定数据模式的预定阈值,对接收信号执行采样操作。例如,在步骤220中所述的预定数据模式是High-High-Low(HHL)数据模式(例如,三个连续比特{1,1,0}的数据模式,高电压电平表示逻辑值1,低电压电平表示逻辑值0)的情形下,该预定阈值可以是阈值LEV_H。在另一个例子中,在步骤220中所述的预定数据模式是Low-Low-High(LLH)数据模式(例如,三个连续比特{0,0,1}的数据模式,高电压电平表示逻辑值1,低电压电平表示逻辑值0)的情形下,该预定阈值可以是阈值LEV_L。此外,预定的非零阈值LEV_XSH可以等于该预定阈值,或者可以等于该预定阈值与预定因子FAC的乘积。例如,在步骤220中所述的预定数据模式是HHL数据模式的情形下,该预定的非零阈值LEV_XSH可以等于阈值LEV_H。在另一个例子中,在步骤220中所述的预定数据模式是HHL数据模式的情形下,该预定的非零阈值LEV_XSH可以等于阈值LEV_H与预定因子FAC的乘积(LEV_H*FAC)。在另一个例子中,在步骤220中所述的预定数据模式是LLH数据模式的情形下,该预定的非零阈值LEV_XSH可以等于阈值LEV_L。在另一个例子中,在步骤220中所述的预定数据模式是LLH数据模式的情形下,该预定的非零阈值LEV_XSH可以等于阈值LEV_L与预定因子FAC的乘积(LEV_L*FAC)。
根据一些实施方式,控制模块140可以包括上述被设置为生成移相时钟的移相电路。当数据采样时间偏移配置被触发时,移相电路可以根据正常时钟(例如,时钟CK180)执行移相操作以生成移相时钟(例如,时钟CK180的派生时钟)。例如,移相电路可以包括相位插值器。此外,当数据采样时间偏移配置被触发时,移相电路根据正常时钟(例如,时钟CK180)通过利用相位插值器执行相位插值,来执行移相操作。在另一个例子中,移相电路可以包括可调延迟线。此外,当数据采样时间偏移配置被触发时,移相电路通过利用可调延迟线使正常时钟(例如,时钟CK180)延迟来执行移相操作,以生成移相时钟(例如,时钟CK180的派生时钟)。
根据一些实施方式,在对应于接收信号的单位间隔(unit interval,UI)中,步骤220中所述的预定数据模式可以是上述多个预定数据模式中的一个,步骤220中所述的数据采样时间偏移配置可以是上述DFE接收机的多个数据采样时间偏移配置中的一个。此外,在对应于接收信号的另一个单位间隔UI(例如,在执行包括步骤210、步骤220、步骤230的循环的另一时间中重新进入步骤220)中,控制模块140可以检测,电子设备中DFE接收机的接收信号的另一数据模式是否匹配多个预定数据模式中的另一预定数据模式,以选择地触发多个数据采样时间偏移配置内的另一数据采样时间偏移配置。例如,当该另一数据采样时间偏移配置被触发时,控制模块140能够利用移相时钟(例如,时钟CK180的上述派生时钟,或者时钟CK180的另一派生时钟),而不是与DFE接收机的正常配置对应的正常时钟(例如,时钟CK180),作为DFE接收机中边缘采样器114的边缘采样器时钟CKEDGE,以锁定接收信号的边缘时刻,并且能够控制移相时钟和正常时钟分别具有不同的相位,以将DFE接收机的数据采样时间偏移。
例如,在上述单位间隔UI中,步骤220中所述的预定数据模式是HHL数据模式,上述DFE接收机的多个数据采样时间偏移配置中的一个可以使得预定的非零阈值LEV_XSH等于阈值LEV_H。此外,在其他单位间隔UI中,步骤220中所述的预定数据模式是LLH数据模式,DFE接收机的其他数据采样时间偏移配置可以使得预定的非零阈值LEV_XSH等于阈值LEV_L。在另一个例子中,在上述单位间隔UI中,步骤220中所述的预定数据模式是HHL数据模式,上述DFE接收机的多个数据采样时间偏移配置中的一个可以使得预定的非零阈值LEV_XSH等于阈值LEV_H和预定因子FAC的乘积(LEV_H*FAC)。此外,在其他单位间隔UI中,步骤220中所述的预定数据模式是LLH数据模式,DFE接收机的其他数据采样时间偏移配置可以使得预定的非零阈值LEV_XSH等于阈值LEV_L和预定因子FAC的乘积(LEV_L*FAC)。
图3根据本发明的实施方式例示了图2所示的方法200中涉及的采样时间偏移控制方案。图3所示的架构300可以包括多个采样器310,例如数据采样器112、边缘采样器114和采样时间偏移采样器316(简便起见,在图3中标记为“XSH采样器”),并可以进一步包括相位检测器120、VCO 130、采样时间偏移逻辑电路326(简便起见,在图3中标记为“XSH逻辑”)和延迟线328。请注意,采样时间偏移采样器316可以作为上述一些实施方式中提及的采样时间偏移采样器的示例,采样时间偏移逻辑电路326可以作为上述一些实施方式中提及的采样时间偏移逻辑电路的示例,延迟线328可以作为上述一些实施方式中提及的移相电路(更具体地,可调延迟线)的示例。
如图3所示,VCO130、采样时间偏移采样器316、采样时间偏移逻辑电路326和延迟线328可以视为采样时间偏移模块300XSH,其中移相电路142可以包括采样时间偏移模块300XSH内的至少一部分组件。例如,移相电路142可以包括延迟线328,采样时间偏移采样器316和采样时间偏移逻辑电路326位于控制模块140内。在另一个例子中,移相电路142可以包括采样时间偏移采样器316、采样时间偏移逻辑电路326和延迟线328。根据此实施方式,采样时间偏移采样器316可以根据预定的非零阈值LEV_XSH对接收信号执行采样操作,以把时钟正常(例如,时钟CK180)锁定到接收信号的上述非零交叉时刻,其中采样时间偏移采样器316利用时钟CK180作为其参考时钟,即采样时间偏移采样器时钟CKXSH。简便起见,此实施方式的类似描述不再详细重复。
图4根据本发明的实施方式例示了表示在图3所示的采样时间偏移控制方案的初始化阶段中一些抖动裕量MA和MB的眼形图,其中抖动裕量MA和MB可以沿着眼形图的时间轴进行测量,眼形图中与眼睛一起的波形被简化并且以线条段描述,以便清楚地例示抖动裕量MA和MB。例如,在步骤220中所述的预定数据模式是HHL数据模式的情形下,在此初始化阶段中,左抖动裕量MA大于右抖动裕量MB(即,这些抖动裕量是不平衡的),是因为数据采样器112在数据采样期间使用了阈值LEV_H,而不是零采样阈值(为便于理解,图4中标记为“0”)。请注意,在这个实施方式中阈值LEV_H的绝对值可以等于一阶后标(1st post cursor)(或者TAP1)阶数(为便于理解,图4中标记为“TAP1”),并且因此,当TAP1阶数增加时,阈值LEV_H增加,这可能会导致抖动裕量MA和MB之间的差异增加。这仅仅是为例示,并不意味着对本发明的限制。
根据此实施方式,抖动裕量MA和MB的最小值可以视为与DFE接收机的HHL数据模式相对应的侧缘。因为利用了阈值LEV_H使得这些抖动裕量是不平衡的,因而抖动裕量MA和MB的最小值(例如,在此实施方式中,与HHL数据模式相对应的抖动裕量MB)对DFE接收机的性能可能是有害的。然而,基于采样时间偏移控制方案,可以自适应地调整数据采样时间以增加抖动裕量MB并平衡抖动裕量MA和MB。此外,在初始化阶段中,应当校准时钟CKDELAY的相位与时钟CK180的相位对齐,以确保架构300的CDR循环可以工作。相位关系在图3的眼形图中示出。简便起见,此实施方式的类似描述不再详细重复。
图5根据图4的实施方式例示了表示在图3所示的采样时间偏移控制方案的动态追踪阶段中一些抖动裕量MA’和MB’的眼形图,其中抖动裕量MA’和MB’可以沿着眼形图的时间轴进行测量,眼形图中与眼睛一起的波形被简化并且以线条段描述,以便清楚地例示抖动裕量MA’和MB’。例如,在步骤220中所述的预定数据模式是HHL数据模式的情形下,在此动态追踪阶段中,左抖动裕量MA’可以等于右抖动裕量MB’,是因为图3所示的架构300可以自适应地调整数据采样时间。因此,本发明的方法和相关装置可以准确地追踪DFE接收机的接收信号的眼形图和平衡抖动裕量。
与图4所示的眼形图相比,图5所示的时钟CK0和CK180的相位向后倒退。根据此实施方式,采样时间偏移模块300XSH的采样时间偏移机制可以被动态地开启,并自动地追踪相位以克服可调延迟线(例如,延迟线328)中延迟单元的温度漂移。因此,可以如图5所示平衡时间裕量,以补偿数据转换时的残留符号间干扰(inter symbol interference,ISI)或者补偿当DFE接收机应当具备处理长信道损耗的能力时的残留前驱效应(residualprecursor effect)。此外,由于在时钟CK0的时钟路径上没有任何额外的延迟元件,也可以减少数据采样器(例如,可以作为上述至少一个数据采样器的示例的两个数据采样器)的时钟失配,以获得VCO输出(例如,VCO 130的输出端,例如输出时钟CK0的输出端)与数据采样器之间的最短路径。简便起见,此实施方式的类似描述不再详细重复。
图6根据本发明的另一实施方式例示了表示在图3所示的采样时间偏移控制方案的初始化阶段中一些抖动裕量MA和MB的眼形图,其中抖动裕量MA和MB可以沿着眼形图的时间轴进行测量,眼形图中与眼睛一起的波形被简化并且以线条段描述,以便清楚地例示抖动裕量MA和MB。例如,在步骤220中所述的预定数据模式是LLH数据模式的情形下,在此初始化阶段中,左抖动裕量MA大于右抖动裕量MB,是因为数据采样器112在数据采样期间使用了阈值LEV_L,而不是零采样阈值(为便于理解,图6中标记为“0”)。请注意,在这个实施方式中阈值LEV_L的绝对值可以等于TAP1阶数(为便于理解,图6中标记为“TAP1”),并且因此,当TAP1阶数增加时,阈值LEV_L降低,这可能会导致抖动裕量MA和MB之间的差异增大。
根据此实施方式,抖动裕量MA和MB的最小值可以视为与DFE接收机的LLH数据模式相对应的侧缘。因为利用了阈值LEV_L使得这些抖动裕量是不平衡的,因而抖动裕量MA和MB的最小值(例如,在此实施方式中,与LLH数据模式相对应抖动裕量MB)对DFE接收机的性能可能是有害的。然而,基于采样时间偏移控制方案,可以自适应地调整数据采样时间以增加抖动裕量MB并平衡抖动裕量MA和MB。此外,在初始化阶段中,应当校准时钟CKDELAY的相位与时钟CK180的相位对齐,以确保架构300的CDR循环可以工作。相位关系在图3的眼形图中示出。简便起见,此实施方式的类似描述不再详细重复。
图7根据图6的实施方式例示了表示在图3所示的采样时间偏移控制方案的动态追踪阶段中一些抖动裕量MA’和MB’的眼形图,其中抖动裕量MA’和MB’可以沿着眼形图的时间轴进行测量,眼形图中与眼睛一起的波形被简化并且以线条段描述,以便清楚地例示抖动裕量MA’和MB’。例如,在步骤220中所述的预定数据模式是LLH数据模式的情形下,在此动态追踪阶段中,左抖动裕量MA’可以等于右抖动裕量MB’(即,这些抖动裕量可以是平衡的),是因为图3所示的架构300可以自适应地调整数据采样时间。因此,本发明的方法和相关装置可以准确地追踪DFE接收机的接收信号的眼形图和平衡抖动裕量。
与图6所示的眼形图相比,图7所示的时钟CK0和CK180的相位向后倒退。根据此实施方式,采样时间偏移模块300XSH的采样时间偏移机制可以被动态地开启,并自动地追踪相位以克服可调延迟线(例如,延迟线328)中延迟单元的温度漂移。因此,可以如图7所示平衡时间裕量,以补偿数据转换时的残留符号间干扰或者补偿当DFE接收机应当具备处理长信道损耗的能力时的残留前驱效应。此外,由于在时钟CK0的时钟路径上没有任何额外的延迟元件,也可以减少数据采样器(例如,可以作为上述至少一个数据采样器的示例的两个数据采样器)的时钟失配,以获得VCO输出与数据采样器之间的最短路径。简便起见,此实施方式的类似描述不再详细重复。
图8根据本发明的另一实施方式例示了图2所示方法涉及的采样时间偏移控制方案。图8所示的架构400可以包括图3所示架构300的一些组件,并且还可以进一步包括两个延迟线328-1和328-2。由于延迟线328由两个延迟线328-1和328-2代替,图3所示实施方式的时钟CKDELAY由此实施方式中的时钟CKDELAY1和CKDELAY2代替。此外,由于图3所示的采样时间偏移模块300XSH由此实施方式中的采样时间偏移模块400XSH代替,采样时间偏移采样器316仍然可以根据预定的非零阈值LEV_XSH对接收信号执行采样操作,其中采样时间偏移采样器316利用时钟CKDELAY1作为其参考时钟,即,采样时间偏移采样器时钟CKXSH。图8所示的架构400也可以自适应地调整采样时间,并因此可以准确地追踪DFE接收机的接收信号的眼形并平衡抖动裕量。为简便起见,此实施方式的类似描述不再详细重复。
本领域技术人员将容易注意到,在保持本发明的教导的同时,可以对装置和方法做出大量修改和变化。因此,上述公开内容应当被理解为仅由权利要求的范围限制。
Claims (20)
1.一种在电子设备中执行数据采样控制的方法,该方法包括如下步骤:
检测该电子设备中判决反馈均衡器接收机的接收信号的数据模式是否匹配预定数据模式,以选择性地触发该判决反馈均衡器接收机的数据采样时间偏移配置;以及
当该数据采样时间偏移配置被触发时,利用移相时钟来作为该判决反馈均衡器接收机中边缘采样器的边缘采样器时钟,以锁定到该接收信号的边缘时刻,并且控制该移相时钟和正常时钟分别具有不同的相位来偏移该判决反馈均衡器接收机的数据采样时间,以在该判决反馈均衡器接收机中执行数据采样,其中,该正常时钟是该数据采样时间偏移配置没有被触发时该判决反馈均衡器接收机中边缘采样器的边缘采样器时钟,该移相时钟是该正常时钟的派生时钟,且该移相时钟不同于该正常时钟。
2.根据权利要求1所述的方法,其特征在于,该判决反馈均衡器接收机中数据采样器的数据采样器时钟的相位与该正常时钟的相位之间的相位差是常数;并且该方法进一步包括:
利用该数据采样器,以被触发的该数据采样时间偏移配置对该接收信号执行采样操作。
3.根据权利要求1所述的方法,其特征在于,利用移相时钟来作为该边缘采样器时钟,以锁定到该接收信号的边缘时刻的步骤进一步包括:
当该数据采样时间偏移配置被触发时,锁定该正常时钟到该接收信号的非零交叉时刻来将该移相时钟锁定到该接收信号的边缘时刻,其中该接收信号的非零交叉时刻表示该接收信号的电压电平达到预定非零阈值的时刻。
4.根据权利要求3所述的方法,其特征在于,进一步包括:
当该数据采样时间偏移配置被触发时,利用该判决反馈均衡器接收机中的采样时间偏移采样器,根据该预定非零阈值对该接收信号执行采样操作,以将该正常时钟锁定到该接收信号的非零交叉时刻,其中该采样时间偏移采样器不同于该判决反馈均衡器接收机中的数据采样器。
5.根据权利要求4所述的方法,其特征在于,控制该移相时钟和该正常时钟分别具有不同的相位,以将该判决反馈均衡器接收机的数据采样时间偏移的步骤进一步包括:
当该数据采样时间偏移配置被触发时,根据该正常时钟执行移相操作以生成该移相时钟,并且根据该采样时间偏移采样器的采样结果调整该移相时钟与该正常时钟之间的相位偏移。
6.根据权利要求4所述的方法,其特征在于,该数据采样器根据与该预定数据模式对应的预定阈值对该接收信号执行采样操作;以及该预定非零阈值等于该预定阈值,或者等于该预定阈值与预定因子的乘积。
7.根据权利要求1所述的方法,其特征在于,控制该移相时钟和该正常时钟分别具有不同的相位,以将该判决反馈均衡器接收机的数据采样时间偏移的步骤进一步包括:
当该数据采样时间偏移配置被触发时,根据该正常时钟执行移相操作以生成该移相时钟。
8.根据权利要求7所述的方法,其特征在于,根据该正常时钟执行移相操作以生成该移相时钟的步骤进一步包括:
当该数据采样时间偏移配置被触发时,通过利用相位插值器根据该正常时钟执行相位插值,来执行移相操作。
9.根据权利要求7所述的方法,其特征在于,根据该正常时钟执行移相操作以生成该移相时钟的步骤进一步包括:
当该数据采样时间偏移配置被触发时,通过利用可调延迟线使得该正常时钟延迟来执行移相操作,以生成该移相时钟。
10.根据权利要求1所述的方法,其特征在于,该预定数据模式是多个预定数据模式中的一个,该数据采样时间偏移配置是该判决反馈均衡器接收机的多个数据采样时间偏移配置中的一个,该方法进一步包括:
检测该电子设备中该判决反馈均衡器接收机的接收信号的另一数据模式是否匹配该多个预定数据模式内的另一预定数据模式,以选择性地触发该多个数据采样时间偏移配置内的另一数据采样时间偏移配置;以及
当该另一数据采样时间偏移配置被触发时,利用该移相时钟,来作为该边缘采样器时钟,以锁定到该接收信号的边缘时刻,并且控制该移相时钟和该正常时钟分别具有不同的相位,以将该数据采样时间偏移。
11.一种在电子设备中执行数据采样控制的装置,该装置包括该电子设备的至少一部分,该装置包括:
压控振荡器,被设置为生成用于该电子设备的时钟;
耦接到该压控振荡器的控制模块,被设置为检测该电子设备中判决反馈均衡器接收机的接收信号的数据模式是否匹配预定数据模式,以选择性地触发该判决反馈均衡器接收机的数据采样时间偏移配置,其中当该数据采样时间偏移配置被触发时,该控制模块利用移相时钟来作为该判决反馈均衡器接收机中边缘采样器的边缘采样器时钟,以锁定到该接收信号的边缘时刻,并且该控制模块控制该移相时钟和正常时钟分别具有不同的相位来偏移该判决反馈均衡器接收机的数据采样时间,用于在该判决反馈均衡器接收机中执行数据采样,其中,该正常时钟是该数据采样时间偏移配置没有被触发时该判决反馈均衡器接收机中边缘采样器的边缘采样器时钟,该移相时钟是该正常时钟的派生时钟,且该移相时钟不同于该正常时钟;
其中,该电子设备的时钟包括该正常时钟,并且该移相时钟不是从该压控振荡器输出的。
12.根据权利要求11所述的装置,其特征在于,该电子设备的时钟包括数据采样器时钟,该数据采样器时钟的相位与该正常时钟的相位之间的相位差是常数;并且该装置利用该判决反馈均衡器接收机中的数据采样器以被触发的该数据采样时间偏移配置对该接收信号执行采样操作。
13.根据权利要求11所述的装置,其特征在于,当该数据采样时间偏移配置被触发时,该控制模块用于将该正常时钟锁定到该接收信号的非零交叉时刻,以将该移相时钟锁定到该接收信号的边缘时刻,其中该接收信号的非零交叉时刻表示该接收信号的电压电平达到预定非零阈值的时刻。
14.根据权利要求13所述的装置,其特征在于,该控制模块包括:
采样时间偏移采样器,位于该判决反馈均衡器接收机中并且耦接到该压控振荡器,其中当该数据采样时间偏移配置被触发时,该采样时间偏移采样器根据该预定非零阈值对该接收信号执行采样操作,以将该正常时钟锁定到该接收信号的非零交叉时刻,
其中该采样时间偏移采样器不同于该判决反馈均衡器接收机中的数据采样器。
15.根据权利要求14所述的装置,其特征在于,其中该控制模块进一步包括:
移相电路,被设置为生成该移相时钟;以及
采样时间偏移逻辑电路,耦接到该采样时间偏移采样器和该移相电路,其中当该数据采样时间偏移配置被触发时,该采样时间偏移逻辑电路控制该移相电路根据该正常时钟执行移相操作以生成该移相时钟,并且该采样时间偏移逻辑电路根据该采样时间偏移采样器的采样结果通过利用该移相电路来调整该移相时钟与该正常时钟之间的相位偏移。
16.根据权利要求14所述的装置,其特征在于,该数据采样器根据与该预定数据模式对应的预定阈值对该接收信号执行采样操作;以及该预定非零阈值等于该预定阈值,或者等于该预定阈值与预定因子的乘积。
17.根据权利要求11所述的装置,其特征在于,该控制模块包括:
移相电路,被设置为生成该移相时钟,其中当该数据采样时间偏移配置被触发时,该移相电路根据该正常时钟执行移相操作以生成该移相时钟。
18.根据权利要求17所述的装置,其特征在于,该移相电路包括相位插值器;并且当该数据采样时间偏移配置被触发时,该移相电路通过利用该相位插值器根据该正常时钟执行相位插值,来执行移相操作。
19.根据权利要求17所述的装置,其特征在于,该移相电路包括可调延迟线;并且当该数据采样时间偏移配置被触发时,该移相电路通过利用该可调延迟线使该正常时钟延迟来执行移相操作,以生成该移相时钟。
20.根据权利要求11所述的装置,其特征在于,该预定数据模式是多个预定数据模式中的一个,该数据采样时间偏移配置是该判决反馈均衡器接收机的多个数据采样时间偏移配置中的一个,该控制模块进一步被设置为检测该电子设备中该判决反馈均衡器接收机的接收信号的另一数据模式是否匹配该多个预定数据模式内的另一预定数据模式,以选择性地触发该多个数据采样时间偏移配置内的另一数据采样时间偏移配置;以及当该另一数据采样时间偏移配置被触发时,该控制模块利用该移相时钟来作为该边缘采样器时钟,以锁定到该接收信号的边缘时刻,并且控制该移相时钟和该正常时钟分别具有不同的相位,以将该数据采样时间偏移。
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US201462041183P | 2014-08-25 | 2014-08-25 | |
US62/041,183 | 2014-08-25 | ||
US14/740,264 | 2015-06-16 | ||
US14/740,264 US9379921B2 (en) | 2014-08-25 | 2015-06-16 | Method for performing data sampling control in an electronic device, and associated apparatus |
Publications (2)
Publication Number | Publication Date |
---|---|
CN105391537A CN105391537A (zh) | 2016-03-09 |
CN105391537B true CN105391537B (zh) | 2019-03-01 |
Family
ID=53513976
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201510508353.7A Active CN105391537B (zh) | 2014-08-25 | 2015-08-18 | 在电子设备中执行数据采样控制的方法及其装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US9379921B2 (zh) |
EP (1) | EP2991260B1 (zh) |
CN (1) | CN105391537B (zh) |
Families Citing this family (30)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2014172377A1 (en) | 2013-04-16 | 2014-10-23 | Kandou Labs, S.A. | Methods and systems for high bandwidth communications interface |
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CN106921386B (zh) * | 2015-12-24 | 2019-11-01 | 瑞昱半导体股份有限公司 | 半速率时钟数据回复电路 |
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CN105391537A (zh) | 2016-03-09 |
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EP2991260B1 (en) | 2019-04-03 |
US20160056980A1 (en) | 2016-02-25 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |