TW202345526A - 時鐘調整電路和方法 - Google Patents
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Abstract
提供了一種時鐘調整電路以及相關的時鐘調整方法。時鐘調整電路包括樣式篩選電路、相位誤差檢測器(PED)電路和相位誤差計算電路。樣式篩選電路用於在時鐘調整電路的獲取模式下從多個連續資料樣本中選擇第一預定資料樣式，其中多個連續資料樣本源自第一採樣器電路的輸出。PED電路用於根據樣式篩選電路的輸出以及從第二採樣器電路的輸出得出的誤差樣本，來檢測相位誤差。 相位誤差計算電路用於根據所述PED電路的輸出確定採樣時鐘的定時補償，其中所述採樣時鐘由所述第一採樣器電路和所述第二採樣器電路使用。
Description
本發明涉及調整時鐘信號，更具體地，涉及在獲取模式（acquisition mode）和跟蹤模式（tracking mode）下使用樣式篩選電路（pattern filter circuit）來選擇預定資料樣式（predetermined data pattern）以進行相位誤差檢測的時鐘調整電路及其相關時鐘調整方法。
串列器/解串器(SerDes)是在高速通信中通常使用的一對功能塊，以補償有限的輸入/輸出(I/O)。這些塊在每個方向上在串列資料和平行介面之間轉換資料。術語“SerDes”一般是指在各種技術和應用中使用的介面。SerDes 的主要用途是在單個線路或差動線路對上提供資料傳輸，使得 I/O 引腳和互連的數量最小化。時鐘和資料恢復（Clock and data recovery，CDR）電路負責在適當的時間對高速 SerDes 系統的模擬波形進行採樣。 例如，高速 SerDes 接收器可以採用 Bang-bang CDR 或波特速率（Baud-rate）CDR。 Bang-bang CDR 具有良好的性能，但由於需要額外的時鐘相位來對符號邊緣資訊進行採樣，因此功耗較高。 因此，Bang-bang CDR 對於低功率應用而言不是好的選擇。 與Bang-bang CDR 相比，波特速率CDR 性能較差，但由於每個符號僅採樣一次，因此功耗較低。 因此，波特速率CDR 對低功耗應用而言是不錯選擇。 然而，波特速率CDR 可能會遇到多重鎖定相位（multiple lock phase）問題。 也就是說，波特速率CDR針對不同的初始相位會鎖定不同的鎖定相位，其中不同的鎖定相位中只有一個是合適的，而其他鎖定相位可能導致判決錯誤。
因此，需要一種新穎的解決方案能夠解決波特速率CDR 的多重鎖定相位問題並且能夠與採用多種可能 I/O架構其中之一的時鐘發生器電路良好地工作，其中多種可能I/O架構包括公共時鐘（common clock）架構、正向時鐘（forward clock）架構和嵌入式時鐘（embedded clock）架構。
本發明的其中一個目的在於提供一種時鐘調整電路以及相關的時鐘調整方法，其在獲取模式與追蹤模式下，利用樣式篩選電路來選擇預定資料樣式以進行相位誤差檢測。
根據本發明的第一方面，公開了一種示例性時鐘調整電路。示例性時鐘調整電路包括樣式篩選電路、相位誤差檢測器(PED)電路和相位誤差計算電路。 樣式篩選電路用於在時鐘調整電路的獲取模式下從多個連續資料樣本中選擇第一預定資料樣式，其中多個連續資料樣本源自第一採樣器電路的輸出。 PED電路用於根據樣式篩選電路的輸出以及從第二採樣器電路的輸出得出的誤差樣本，來檢測相位誤差。 相位誤差計算電路用於根據所述PED電路的輸出確定採樣時鐘的定時補償，其中所述採樣時鐘由所述第一採樣器電路和所述第二採樣器電路使用。
根據本發明的第二方面，公開了一種示例性時鐘調整方法。示例性時鐘調整方法包括：在所述時鐘調整方法的獲取模式下執行樣式篩選操作，以從多個連續資料樣本中選擇第一預定資料樣式，其中所述多個連續資料樣本源自第一採樣操作的輸出；執行相位誤差檢測，根據所述樣式篩選操作的輸出以及從第二採樣操作的輸出得出的誤差樣本來檢測相位誤差；以及根據所述相位誤差檢測的輸出，執行相位誤差計算操作以確定採樣時鐘的定時補償，其中所述採樣時鐘由所述第一採樣操作和所述第二採樣操作使用。
本發明能夠解決波特速率CDR 的多重鎖定相位問題並且能夠與採用多種可能 I/O架構其中之一的時鐘發生器電路良好地工作。
本領域習知技藝者在閱讀了以下各圖和附圖中所示的優選實施例的詳細描述後，本發明的這些和其他目標無疑將變得顯而易見。
在說明書及申請專利範圍當中使用了某些詞彙來指稱特定的元件。本領域習知技藝者應可理解，電子設備製造商可以會用不同的名詞來稱呼同一元件。本說明書及申請專利範圍並不以名稱的差異來作為區別元件的方式，而是以元件在功能上的差異來作為區別的基準。在通篇說明書及申請專利範圍當中所提及的“包含”是開放式的用語，故應解釋成“包含但不限定於”。此外，“耦接”一詞在此是包含任何直接及間接的電氣連接手段。因此，若文中描述第一裝置電性連接於第二裝置，則代表該第一裝置可直接連接於該第二裝置，或通過其他裝置或連接手段間接地連接至該第二裝置。
第1圖是根據本發明實施例的使用具有獲取（acquisition，ACQ）樣式選擇（pattern selection）和跟蹤（tracking，TRK）樣式選擇的時鐘調整電路的第一應用的示意圖。 例如，但不限於，時鐘調整電路100可以是波特速率（Baud-rate）時鐘和資料恢復（clock and data recovery，CDR）電路的一部分。 例如，高速SerDes接收器10可以採用波特速率CDR電路。在該實施例中，高速SerDes接收器10包括多個採樣器電路12和14、時鐘發生器電路16、接收器子系統18 和時鐘調整電路100。時鐘調整電路100包括樣式篩選電路102、相位誤差檢測器（phase error detector，PED）電路104、相位誤差計算電路106和樣式切換控制電路108。高速SerDes接收器10用於接收資料輸入信號（類比信號）S_IN，並從類比輸入信號S_IN得出傳輸資料以生成資料輸出信號（數位信號）D_OUT。例如，資料輸入信號S_IN是從高速SerDes發送器（未示出）發送的n級脈衝幅度調製（n-level pulse amplitude modulation，PAMn）信號，資料輸出信號D_OUT包括從資料輸入信號S_IN中提取的PAMn編碼資料。
採樣器電路12可以由限幅器（slicer）或類比數位轉換器來實現。採樣器電路12用於根據從時鐘發生器電路16所產生的採樣時鐘CLK_S對類比輸入信號S_IN進行採樣，生成並輸出多個連續資料樣本d[k]。 採樣器電路14可以由限幅器或類比數位轉換器來實現。採樣器電路14用於根據時鐘發生器電路16所產生的採樣時鐘CLK_S對類比輸入信號S_IN進行採樣，生成並輸出分別對應於連續資料樣本d[k]的多個誤差樣本e[k]。以PAM4信號為例，類比輸入信號S_IN（兩位元資料）被編碼成以每時鐘單位間隔（unit interval，UI）發送的四級（four-level）符號，使得採樣器電路12得到的資料樣本可以是從{+3, +1, -1, -3} 中選擇的四級符號。具體地，當資料樣本的採樣電壓高於最高閾值（top threshold）時，資料樣本被判定為+3；當資料樣本的採樣電壓在最高閾值和中間閾值（middle threshold）之間時，資料樣本被判定為+1。 當資料樣本的採樣電壓在中間閾值和最低閾值（bottom threshold）之間時，資料樣本被判定為 -1。當資料樣本的採樣電壓低於最低閾值時，資料樣本被判定為 -3。可以通過將實際採樣電壓與目標參考電壓進行比較來得出每個UI中的誤差樣本。 接收器子系統18可以包含等化器和/或其他信號處理功能。
由於時鐘調整電路100是波特速率CDR電路的一部分，因此時鐘調整電路100被佈置為處理定時恢復（timing recovery）。樣式篩選電路102被佈置為在時鐘調整電路100的ACQ模式下從連續資料樣本中選擇第一預定資料樣式，其中連續資料樣本是從採樣器電路12的輸出得出的。在該實施例中，連續資料樣本d[k]在通過接收器子系統18之後被樣式篩選電路102接收。具體地，樣式篩選電路102對連續的資料樣本執行ACQ樣式選擇，使得第一預定資料樣式作為由PED電路104在ACQ模式下使用的ACQ樣式，並且連續資料樣本中包括的其餘資料樣式被阻止到達PED電路104。PED電路104被佈置為根據樣式篩選電路102的輸出和從採樣器電路14的輸出匯出的誤差樣本，檢測相位誤差。具體地，PED電路104採用PED函數（function）進行相位誤差檢測，其中PED函數的輸出取決於資料樣本和誤差樣本。如上所述，典型的波特速率CDR 存在多重鎖定相位問題，其中多重鎖定相位的根本原因在於提供錯誤定時資訊的判決錯誤。
第2圖是例示多重鎖定相位的根本原因的示例的示意圖。 假設三個連續的PAM4符號D[n-1:n+1]是[-3 -1 3]。特性曲線 202 例示了連續PAM4 符號 [-3 -1 3] 的理想轉換。符號間干擾（intersymbol interference，ISI）是信號失真的一種形式，其中一個符號干擾後續符號。因此，由於ISI，連續PAM4符號[-3 -1 3]的實際模擬波形偏離連續PAM4符號[-3 -1 3]的理想模擬波形。連續 PAM4 符號 [-3 -1 3] 的實際轉換由特性曲線 204例示。E表示在CDR初始化時D[n]的可能採樣範圍。C表示沒有判決錯誤的良好採樣點。在“A”範圍內進行採樣的情況下，則採樣時間過晚。由於CDR鎖定太晚，導致D[n]判決錯誤，連續的PAM4符號[-3 -1 3]的採樣結果變為[-3 1 3]。 此外，由於D[n] 的採樣電壓低於參考電壓電平 +1（這是 PAM4 符號“1”的理想電壓電平），因此相關的誤差樣本為負值，表示CDR鎖定太早，這與採樣時間晚了的實際情況不同因而提供了錯誤的定時資訊。 在另一種情況下，在範圍“B”內執行採樣，則採樣時間提前。由於CDR鎖定過早，導致D[n]判決錯誤，連續的PAM4符號 [-3 -1 3]的採樣結果變為[-3 -3 1]。 此外，由於D[n]的採樣電壓高於參考電壓電平-3（這是PAM4符號“-3”的理想電壓電平），因此相關的誤差樣本為正值，表明CDR鎖定太晚，這與採樣時間早的實際情況不同並且因而提供了錯誤的定時資訊。 簡而言之，當由連續資料樣本（例如 PAM4 符號）組成的資料樣式的模擬波形遭受嚴重的ISI時，PED函數的輸出可以指示不正確的相位誤差，並可以使得波特速率CDR 接近一個偏離正確相位的鎖定相位。
第3圖是例示PED函數的S曲線的示意圖，其中在PED函數使用的資料樣式具有由ISI導致的判決錯誤的情況下PED 函數具有針對波特速率CDR的多個鎖定相位。 PED 函數的輸出由
表示，它是 CDR 鎖定點
的函數。PED函數的S曲線的負斜率零交叉點（negative-slope zero-crossing point）表示一個可能的CDR鎖定相位。 當 CDR 初始相位位於捕獲範圍（capture range）R0 內時，PED 函數的輸出（即
）表示當前CDR鎖定點與CDR鎖定相位
（其是正確的鎖定相位）之間的相位差，並且可以被參考用來調整當前CDR鎖定點以使得其接近CDR鎖定相位
，其中
。 當CDR初始相位位於捕獲範圍 R1 內時，PED 函數的輸出（即
）表示當前 CDR 鎖定點與 CDR 鎖定相位
（其是錯誤的鎖定相位）之間的相位差，並且可以被參考用來調整當前CDR鎖定點，使其接近CDR鎖定相位
，其中
。 當 CDR 初始相位在捕獲範圍 R2 內時，PED 函數的輸出（即
）表示當前 CDR 鎖定點與 CDR 鎖定相位
（其是錯誤的鎖定相位）之間的相位差，並且可以被參考用來調整當前CDR鎖定點，使其接近CDR鎖定相位
，其中
。
如上所述，當由連續資料樣本（例如，PAM4 符號）組成的資料樣式的模擬波形遭受嚴重的 ISI 時，PED 函數的輸出可以指示不正確的相位誤差，並可以使波特速率CDR接近由正確的相位誤差匯出的鎖定相位。為了解決在ACQ模式中遇到的這種多重鎖定相位問題，本發明提出ACQ樣式選擇，以在時鐘調整電路100的ACQ模式下從連續的資料樣本中選擇第一預定資料樣式S1，其中第一預定資料樣式S1中的每一者能確保PED函數沒有多個鎖定相位。舉例來說，第一預定資料樣式（即，ACQ樣式）S1中的每一者包含多個資料樣本，且這些資料樣本中任意兩個資料樣本之間的信號電平差異被限制在預設範圍內。
以PAM4信號作為類比輸入信號S_IN的示例，兩位元資料被編碼成在每個UI傳輸的四級符號（four-level symbol），使得採樣器電路12得到的資料樣本可以是選自{+3, +1, -1, -3}的四級符號。假設第一預定資料樣式（即，ACQ樣式）S1中的每一者包括D[n-1]、D[n]和D[n+1] 序列。由於D[n-1]、D[n]、D[n+1]均是從{+3、+1、-1、-3}中選擇的四級符號，因而D[n-1]、D[n]和D[n+1] 序列可以有64種組合。滿足
、
、
、以及
之一的任何資料樣式可以具有定時資訊（timing information）。因此，在64個資料樣式中，有32個資料樣式可能具有定時資訊。然而，具有定時資訊的這些資料樣式中的一些資料樣式可能具有多個鎖定相位。樣式篩選電路102被設計為選擇其中定時資訊不具有多個鎖定相位的資料樣式。
當D[n-1:n+1]之間的信號電平差越小，D[n]判決錯誤的錯誤概率就越低。可以採用以下ACQ樣式選擇規則中的一個或多個規則來選擇第一預定資料樣式（即，ACQ樣式）S1。根據第一ACQ樣式選擇規則，D[n]等於+3或-3。 原因是最大的符號（例如，PAM4 的 ±3）具有更強的抗 ISI 能力。根據第二ACQ樣式選擇規則，D[n]等於D[n-1]，D[n+1]等於+1或-1。 根據第三種ACQ樣式選擇規則，D[n]等於D[n+1]，D[n-1]等於+1或-1。 因此，符合ACQ樣式選擇規則的第一預定資料樣式（即，ACQ樣式）S1如下表所示。
| D[n-1] | D[n] | D[n+1] |
| -3 | -3 | 1 |
| -3 | -3 | -1 |
| 3 | 3 | 1 |
| 3 | 3 | -1 |
| 1 | -3 | -3 |
| -1 | -3 | -3 |
| 1 | 3 | 3 |
| -1 | 3 | 3 |
根據PED電路104所採用的PED函數的設計，PED函數的S曲線的負斜率零交叉點表示一個可能的CDR鎖定相位。第4圖是例示PED函數的S曲線的示意圖，其中該S曲線是在資料樣式D[n-1:n+1]=[-3 -3 1] 被選擇作為PED電路104使用的一個ACQ樣式的條件下對於波特速率CDR僅有具單個鎖定相位。 第5圖是例示PED函數的S曲線的示意圖，其中該S曲線是在資料樣式D[n-1:n+1]=[-3 -3 -1] 被選擇作為PED電路104使用的一個ACQ樣式的條件下對於波特速率CDR僅具有單個鎖定相位。第6圖是例示PED函數的S曲線的示意圖，其中該S曲線是在資料樣式D[n-1:n+1]=[3 3 1] 被選擇作為PED電路104使用的一個ACQ樣式的條件下對於波特速率CDR僅具有單個鎖定相位。第7圖是例示PED函數的S曲線的示意圖，其中該S曲線是在資料樣式D[n-1:n+1]=[3 3 -1] 被選擇作為PED電路104使用的一個ACQ樣式的條件下對於波特速率CDR僅具有單個鎖定相位。第8圖是例示PED函數的S曲線的示意圖，其中該S曲線是在資料樣式D[n-1:n+1]=[1 -3 -3] 被選擇作為PED電路104使用的一個ACQ樣式的條件下對於波特速率CDR僅具有單個鎖定相位。第9圖是例示PED函數的S曲線的示意圖，其中該S曲線是在資料樣式D[n-1:n+1]=[-1 -3 -3] 被選擇作為PED電路104使用的一個ACQ樣式的條件下對於波特速率CDR僅具有單個鎖定相位。第10圖是例示PED函數的S曲線的示意圖，其中該S曲線是在資料樣式D[n-1:n+1]=[1 3 3] 被選擇作為PED電路104使用的一個ACQ樣式的條件下對於波特速率CDR僅具有單個鎖定相位。第11圖是例示PED函數的S曲線的示意圖，其中該S曲線是在資料樣式D[n-1:n+1]=[-1 3 3] 被選擇作為PED電路104使用的一個ACQ樣式的條件下對於波特速率CDR僅具有單個鎖定相位。
由於樣式篩選電路102可以濾除掉對波特速率CDR具有多個鎖定相位的一些資料樣式，因此不需要控制CDR初始相位。此外，由於PED函數的S曲線在每個第一預定資料樣式（即ACQ樣式）S1下只有對於波特速率CDR的單個鎖定相位，因此可以實現SerDes定時恢復的寬捕獲範圍，如第4圖至第11圖所示。
PED電路104的輸出（例如，
）指示當前CDR鎖定點和期望的CDR鎖定相位之間的相位誤差。相位誤差計算電路106被佈置成根據PED電路104的輸出來確定採樣時鐘CLK_S的定時補償，並且指示時鐘發生器電路16將定時補償應用到採樣器電路（例如，資料限幅器）12和採樣器電路（例如，CDR限幅器）14所使用的採樣時鐘CLK_S。例如，相位誤差計算電路106可以收集PED電路104提供的接收到的不同的PAMn符號(例如，PAM4符號)的定時誤差，並累加所收集的定時誤差以提供定時補償至時鐘發生器電路16。然而，此僅供說明之用，並不用於限制本發明。
時鐘調整電路100使得CDR電路（特別是波特速率CDR電路）鎖定在S曲線負斜率零交叉點。對於上述的每個第一預定資料樣式（即，ACQ樣式）S1，它可以在期望的鎖定相位附近具有小的斜率。 因此，第一預定資料樣式（即，ACQ樣式）S1中的每一者被特別選擇為具有寬捕獲範圍，但在期望的鎖定相位附近對採樣時間變化不太敏感。為了解決這個問題，在本發明中，選擇的ACQ 樣式具有較低判決錯誤概率的D[n] 以防止多個鎖定相位，選擇的TRK樣式具有圍繞D[n]的大S曲線斜率以實現更好的 CDR 性能。如第1圖所示，樣式切換控制電路108包含在時鐘調整電路100中。當時鐘調整電路100由於CDR鎖定點接近期望的鎖定相位而從ACQ模式切換到TRK模式時，樣式切換控制電路108用於指示樣式篩選電路102在時鐘調整電路100的TRK模式下從連續資料樣本中選擇第二預定資料樣式（即TRK樣式）S2，其中第二預定資料樣式（即TRK樣式）S2 中每一者都不同於任何第一預定資料樣式（即，ACQ樣式）S1。
以PAM4信號作為類比輸入信號S_IN的示例，兩位元資料被編碼成在每個UI傳輸的四級符號（four-level symbol），使得採樣器電路12得到的資料樣本可以是選自{+3, +1, -1, -3}的四級符號。假設第二預定資料樣式（即，TRK樣式）S2中的每一者包括D[n-1]、D[n]和D[n+1] 序列。第二預定資料樣式（即，TRK樣式）S2中的每一者都需要在期望的鎖定相位周圍具有大的S曲線斜率。例如，符合TRK樣式選擇規則的第二預定資料樣式（即，TRK樣式）S2如下表所示。
| D[n-1] | D[n] | D[n+1] |
| -3 | -1 | -1 |
| -3 | -1 | 1 |
| -3 | -1 | 3 |
| -3 | 1 | 1 |
| -3 | 1 | 3 |
| -1 | -1 | -3 |
| -1 | -1 | 1 |
| -1 | -1 | 3 |
| -1 | 1 | 1 |
| -1 | 1 | 3 |
| 1 | -1 | -3 |
| 1 | -1 | -1 |
| 1 | 1 | -3 |
| 1 | 1 | -1 |
| 1 | 1 | 3 |
| 3 | -1 | -3 |
| 3 | -1 | -1 |
| 3 | 1 | -3 |
| 3 | 1 | -1 |
| 3 | 1 | 1 |
第12圖是例示根據本發明的實施例的CDR樣式切換的概念的示意圖。在鎖定相位處（即負斜率零交叉點）具有較大斜率的 S 曲線將具有更好的CDR品質。因此，在TRK模式下使用TRK樣式1204進行相位誤差檢測的波特速率CDR電路可以具有更好的性能。 然而，在ACQ模式下使用TRK樣式1204進行相位誤差檢測的波特速率CDR電路存在多重鎖定相位問題。在本實施例中，在ACQ模式下使用ACQ樣式1202進行相位誤差檢測的波特速率CDR電路，可以避免TRK樣式1204引起的多重鎖定相位問題。簡單來說，ACQ模式和TRK模式可以使用不同的CDR方法，來解決不同的問題。 此外，ACQ模式 CDR和TRK模式 CDR共用大部分硬體，僅需要樣式篩選電路102來改變被選擇用於後續相位誤差檢測的資料樣式。
在上述實施例中，所提出的時鐘調整電路100應用於使用波特速率CDR電路用於定時恢復的高速SerDes接收器。 然而，這僅是為了說明的目的，並不意味著對本發明的限制。實際上，任何使用所提出的時鐘調整電路100的應用都落在本發明的範圍內。
第13圖是例示根據本發明實施例的使用具有ACQ樣式選擇和TRK樣式選擇的時鐘調整電路的第二應用的示意圖。舉例來說，但不限於，時鐘調整電路100可以是使用Bang-bang CDR電路的應用的一部分。例如，高速SerDes接收器1300可以採用Bang-bang CDR電路。高速SerDes接收器1300包括多個採樣器電路1302、1304和1306、接收器子系統1308、CDR時鐘發生器電路1310、 資料時鐘發生器電路1312、Bang-bang CDR電路1314、組合電路1316以及上述時鐘調整電路100。
高速SerDes接收器1300被佈置為接收資料輸入信號（類比信號）S_IN，並且從類比輸入信號S_IN得出待傳輸資料以產生資料輸出信號（數位信號）D_OUT。 例如，資料輸入信號S_IN是從高速SerDes發送器（未示出）發送的n級脈衝幅度調製（PAMn）信號，並且資料輸出信號D_OUT包括PAMn編碼資料。 採樣器電路1302可以由限幅器或類比數位轉換器來實現。類似於如第1圖所示的採樣器電路12，採樣器電路(例如資料限幅器)1302用於依據資料時鐘發生器電路1312所產生的採樣時鐘CLK_S來採樣類比輸入信號S_IN，產生並輸出多個連續的資料樣本d[k]。採樣器電路1304可以由限幅器或類比數位轉換器來實現。 類似於如第1圖所示的採樣器電路14，採樣器電路（例如偏斜限幅器（skew slicer））1304用以依據資料時鐘發生器電路1312所產生的採樣時鐘CLK_S對類比輸入信號S_IN進行採樣，產生並輸出與多個連續的資料樣本d[k]對應的多個誤差樣本e[k]。採樣器電路1306可以由限幅器或類比數位轉換器來實現。採樣器電路(例如CDR限幅器)1306用於根據CDR時鐘發生器電路1310產生的另一採樣時鐘CLK_S'對類比輸入信號S_IN進行採樣，產生並輸出Bang-bang CDR電路1314所需的符號邊緣資訊。類似於如第1圖所示的接收器子系統18，接收器子系統1308可以包含等化器和/或其他信號處理功能。
為了滿足高性能需求，高速SerDes接收器1300可以採用Bang-bang CDR電路1314。為了防止倍頻頻率要求，高速SerDes接收器1300使用兩個時鐘發生器電路，包括資料時鐘發生器電路1312和CDR時鐘發生器電路1310，以支援半UI相位差。 具體地，採樣時鐘CLK_S的期望採樣相位位於在每個UI傳輸的一個符號的中間，採樣時鐘CLK_S'的期望採樣相位位於在每個UI傳輸的一個符號的邊緣。包括資料時鐘發生器電路1312和CDR時鐘發生器電路1310的兩個時鐘發生器電路之間的偏移是不可忽略的。
在本實施例中，時鐘調整電路100被設置為處理資料偏移校準（skew calibration）。樣式篩選電路102被設置為在偏斜校準的ACQ模式下從連續資料樣本中選擇第一預定資料樣式(即，ACQ樣式)S1，其中連續資料樣本源自採樣器電路1302的輸出。在此實施例中，連續的資料樣本d[k]在經過接收子系統1318後被樣式篩選電路102接收。具體地，樣式篩選電路102對連續資料樣本進行ACQ樣式選擇，使得第一預定資料樣式作為在偏斜校準的ACQ模式下由PED電路104使用的ACQ樣式，並且連續資料樣本中的其餘資料樣式被阻止到達PED電路104。PED電路104被佈置為根據樣式篩選電路102的輸出以及從採樣器電路1314的輸出匯出的誤差樣本，檢測相位誤差。具體地，PED電路104採用PED函數進行相位誤差檢測，其中PED函數的輸出取決於資料樣本和誤差樣本。
相位誤差計算電路106被佈置為根據PED電路104的輸出來確定採樣時鐘CLK_S的定時補償。例如，相位誤差計算電路106可以收集PED電路104提供的接收到的不同的PAMn符號（例如，PAM4符號）的定時誤差（timing error），累加收集到的定時誤差以提供定時補償給資料時鐘發生器電路1312。在本實施例中，組合電路1316可由加法器實現，使得相位誤差計算電路 106 的輸出和 Bang-bang CDR 電路 1314 的輸出被組合，以共同控制資料時鐘發生器電路 1312，用於採樣器電路（例如，資料限幅器）和採樣器電路（例如，偏斜限幅器）1314所使用的採樣時鐘 CLK_S 的定時補償 1312。
當由於偏移校準的鎖定點接近期望的鎖定相位而時鐘調整電路100從ACQ模式切換到TRK模式時，樣式切換控制電路108可操作為指示樣式篩選電路102 在偏斜校準的TRK模式下從連續資料樣本中選擇第二預定資料樣式（即TRK樣式）S2，其中每個第二預定資料樣式（即，TRK樣式）S2不同於任何第一預定資料樣式（即 ACQ樣式）S1。如此，高速SerDes接收器1300受益於時鐘調整電路100，從而在偏斜校準的ACQ模式下具有寬的偏斜校準範圍以及在偏斜校準的TRK模式下具有高性能。
由於相關領域的技術人員在閱讀以上針對第1圖所示實施例中使用的時鐘調整電路100的段落之後，可以容易地理解第13圖所示實施例中使用的時鐘調整電路100的細節，因此在此不贅述。
需要說明的是，在本發明的一些實施例中，具有時鐘調整電路100提供的定時補償的時鐘發生器電路16和資料時鐘發生器電路1312均可以支援任何I/O架構，例如公共時鐘架構、正向時鐘架構或嵌入式時鐘架構。
本領域習知技藝者將容易地觀察到，在保留本發明的教導的同時可以對裝置和方法進行許多修改和改變。 因此，上述公開內容應被解釋為僅受所附申請專利範圍的限制。
100:時鐘調整電路
10:高速SerDes接收器
12, 14:採樣器電路
16:時鐘發生器電路
18:接收器子系統
102:樣式篩選電路
104:相位誤差檢測器（PED）電路
106:相位誤差計算電路
108:樣式切換控制電路
202, 204:特性曲線
1202:ACQ樣式
1204:TRK樣式
1300:高速SerDes接收器
1302, 1304, 1306:採樣器電路
1308:接收器子系統
1310:CDR時鐘發生器電路、
1312:資料時鐘發生器電路
1314:Bang-bang CDR電路
1316:組合電路
本發明通過結合附圖，閱讀隨後的詳細描述和實施例可以更全面地理解，其中：
第1圖是根據本發明實施例的使用具有獲取（acquisition，ACQ）樣式選擇（pattern selection）和跟蹤（tracking，TRK）樣式選擇的時鐘調整電路的第一應用的示意圖。
第2圖是例示多重鎖定相位的根本原因的示例的示意圖。
第3圖是例示PED函數的S曲線的示意圖，其中在PED函數使用的資料樣式具有由ISI導致的判決錯誤的情況下PED 函數具有針對波特速率CDR的多個鎖定相位。
第4圖是例示PED函數的S曲線的示意圖，其中該S曲線是在資料樣式D[n-1:n+1]=[-3 -3 1] 被選擇作為PED電路104使用的一個ACQ樣式的條件下對於波特速率CDR僅有具單個鎖定相位。
第5圖是例示PED函數的S曲線的示意圖，其中該S曲線是在資料樣式D[n-1:n+1]=[-3 -3 -1] 被選擇作為PED電路104使用的一個ACQ樣式的條件下對於波特速率CDR僅具有單個鎖定相位。
第6圖是例示PED函數的S曲線的示意圖，其中該S曲線是在資料樣式D[n-1:n+1]=[3 3 1] 被選擇作為PED電路104使用的一個ACQ樣式的條件下對於波特速率CDR僅具有單個鎖定相位。
第7圖是例示PED函數的S曲線的示意圖，其中該S曲線是在資料樣式D[n-1:n+1]=[3 3 -1] 被選擇作為PED電路104使用的一個ACQ樣式的條件下對於波特速率CDR僅具有單個鎖定相位。
第8圖是例示PED函數的S曲線的示意圖，其中該S曲線是在資料樣式D[n-1:n+1]=[1 -3 -3] 被選擇作為PED電路104使用的一個ACQ樣式的條件下對於波特速率CDR僅具有單個鎖定相位。
第9圖是例示PED函數的S曲線的示意圖，其中該S曲線是在資料樣式D[n-1:n+1]=[-1 -3 -3] 被選擇作為PED電路104使用的一個ACQ樣式的條件下對於波特速率CDR僅具有單個鎖定相位。
第10圖是例示PED函數的S曲線的示意圖，其中該S曲線是在資料樣式D[n-1:n+1]=[1 3 3] 被選擇作為PED電路104使用的一個ACQ樣式的條件下對於波特速率CDR僅具有單個鎖定相位。
第11圖是例示PED函數的S曲線的示意圖，其中該S曲線是在資料樣式D[n-1:n+1]=[-1 3 3] 被選擇作為PED電路104使用的一個ACQ樣式的條件下對於波特速率CDR僅具有單個鎖定相位。
第12圖是例示根據本發明的實施例的CDR樣式切換的概念的示意圖。
第13圖是例示根據本發明實施例的使用具有ACQ樣式選擇和TRK樣式選擇的時鐘調整電路的第二應用的示意圖。
100:時鐘調整電路
10:高速SerDes接收器
12,14:採樣器電路
16:時鐘發生器電路
18:接收器子系統
102:樣式篩選電路
104:相位誤差檢測器(PED)電路
106:相位誤差計算電路
108:樣式切換控制電路
Claims (20)
- 一種時鐘調整電路，包括： 樣式篩選電路，用於在所述時鐘調整電路的獲取模式下從多個連續資料樣本中選擇第一預定資料樣式，其中所述多個連續資料樣本源自第一採樣器電路的輸出； 相位誤差檢測器PED電路，用於根據所述樣式篩選電路的輸出以及從第二採樣器電路的輸出得出的誤差樣本，來檢測相位誤差；以及 相位誤差計算電路，用於根據所述PED電路的輸出確定採樣時鐘的定時補償，其中所述採樣時鐘由所述第一採樣器電路和所述第二採樣器電路使用。
- 如請求項1之時鐘調整電路，其特徵在於，所述第一預定資料樣式中的每一者均包括多個資料樣本，且所述多個資料樣本中的任意兩個資料樣本之間的信號電平差被限制在預定範圍內。
- 如請求項2之時鐘調整電路，其特徵在於，所述多個連續資料樣本是根據所述採樣時鐘對四級脈衝幅度調製(PAM4)信號進行採樣而得到的，所述多個資料樣本包括序列D[n-1]、D[n]、D[n+1]，D[n]等於+3或-3。
- 如請求項2之時鐘調整電路，其特徵在於，所述多個連續資料樣本是根據所述採樣時鐘對PAM4信號進行採樣得到的，所述多個資料樣本包括序列D[n-1]、D[n]、D[n+1]，D[n]等於D[n-1]，D[n+1]等於+1或-1。
- 如請求項4之時鐘調整電路，其特徵在於，D[n]等於+3或-3。
- 如請求項2之時鐘調整電路，其特徵在於，所述多個連續資料樣本是根據所述採樣時鐘對PAM4信號進行採樣得到的，所述多個資料樣本包括序列D[n-1]、D[n]、D[n+1]，D[n]等於D[n+1]，D[n-1]等於+1或-1。
- 如請求項6之時鐘調整電路，其特徵在於，D[n]等於+3或-3。
- 如請求項1之時鐘調整電路，其特徵在於，還包括： 樣式切換控制電路，其中回應於所述時鐘調整電路從所述獲取模式切換到跟蹤模式，所述樣式切換控制電路被佈置為指示所述樣式篩選電路在所述時鐘調整電路的所述跟蹤模式下從所述多個連續資料樣本中選擇第二預定資料樣式；所述第二預定資料樣式中的每一者與任何所述第一預定資料樣式不同。
- 如請求項1之時鐘調整電路，其特徵在於，所述時鐘調整電路是波特速率時鐘和資料恢復電路的一部分，用於定時恢復。
- 如請求項1之時鐘調整電路，其特徵在於，所述時鐘調整電路是使用Bang-bang時鐘和資料恢復電路的應用的一部分，且用於資料偏移校準。
- 一種時鐘調整方法，包括： 在所述時鐘調整方法的獲取模式下執行樣式篩選操作，以從多個連續資料樣本中選擇第一預定資料樣式，其中所述多個連續資料樣本源自第一採樣操作的輸出； 執行相位誤差檢測，根據所述樣式篩選操作的輸出以及從第二採樣操作的輸出得出的誤差樣本來檢測相位誤差；以及 根據所述相位誤差檢測的輸出，執行相位誤差計算操作以確定採樣時鐘的定時補償，其中所述採樣時鐘由所述第一採樣操作和所述第二採樣操作使用。
- 如請求項11之時鐘調整方法，其特徵在於，所述第一預定資料樣式中的每一者均包括多個資料樣本，且所述多個資料樣本中的任意兩個資料樣本之間的信號電平差被限制在預定範圍內。
- 如請求項12之時鐘調整方法，其特徵在於，所述多個連續資料樣本是根據所述採樣時鐘對四級脈衝幅度調製PAM4信號進行採樣而得到的，所述多個資料樣本包括序列D[n-1]、D[n]、D[n+1]，D[n]等於+3或-3。
- 如請求項12之時鐘調整方法，其特徵在於，所述多個連續資料樣本是根據所述採樣時鐘對PAM4信號進行採樣得到的，所述多個資料樣本包括序列D[n-1]、D[n]、D[n+1]，D[n]等於D[n-1]，D[n+1]等於+1或-1。
- 如請求項14之時鐘調整方法，其特徵在於，D[n]等於+3或-3。
- 如請求項12之時鐘調整方法，其特徵在於，所述多個連續資料樣本是根據所述採樣時鐘對PAM4信號進行採樣得到的，所述多個資料樣本包括序列D[n-1]、D[n]、D[n+1]，D[n]等於D[n+1]，D[n-1]等於+1或-1。
- 如請求項16之時鐘調整方法，其特徵在於，D[n]等於+3或-3。
- 如請求項11之時鐘調整方法，其特徵在於，還包括： 回應於所述時鐘調整電路從所述獲取模式切換到跟蹤模式，指示所述樣式篩選操作在所述時鐘調整電路的所述跟蹤模式下從所述多個連續資料樣本中選擇第二預定資料樣式； 其中所述第二預定資料樣式中的每一者與任何所述第一預定資料樣式不同。
- 如請求項11之時鐘調整方法，其特徵在於，所述時鐘調整方法是波特速率時鐘和資料恢復電路的一部分，且用於定時恢復。
- 如請求項11之時鐘調整方法，其特徵在於，所述時鐘調整方法是使用Bang-bang時鐘和資料恢復電路的應用的一部分，且用於資料偏移校準。
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| US18/131,879 US20230367357A1 (en) | 2022-05-11 | 2023-04-07 | Clock adjustment circuit using pattern filter circuit to select predetermined data patterns for phase error detection under acquisition mode and tracking mode and associated clock adjustment method |
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