KR102666535B1 - 타이밍 복구 제공 장치 및 방법 - Google Patents

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Abstract

고속 링크에서 타이밍 복구를 제공하는 장치는, 입력 신호를 수신하고, 상기 입력 신호를 샘플링하는 에러 샘플러(error sampler), 에러 슬라이서(slicer)를 포함하는 위상 검출기, 그리고 전압 제어 발진기(VCO: voltage-controlled oscillator)를 포함한다. 에러 슬라이서는 전압 임계치에 대해 입력 신호에 대응하는 에러 신호를 생성한다. 위상 검출기는 에러 신호에 대응하는 비트 데이터를 생성한다. VCO는 상기 비트 데이터에 기초하여 출력 신호의 주파수를 변경하고, 복수의 입력 신호의 평균이 상기 전압 임계치와 동일한 위상에서 상기 주파수를 고정한다.

Description

타이밍 복구 제공 장치 및 방법{APPARATUS AND METHOD FOR PROVIDING TIMING RECOVERY}
본 발명은 일반적으로 고속 링크를 위한 클록 및 데이터 복구에 관한 것으로서, 보다 상세하게, 단일 1-비트 슬라이서를 사용하여 클록 및 데이터 복구를 제공하는 시스템 및 방법에 관한 것이다.
본 출원은 2018년 6월 21일자로 출원된 미국 가출원 제62/688,241호에 대한 우선권의 이익을 주장하며, 그 개시 내용은 그 전체가 본 명세서에 참고로 포함된다.
일반적으로, 데이터 송신을 위한 시리얼라이저/디시리얼라이저(SerDes: serializer/deserializer) 링크의 타이밍 복구는 위상 검출기를 사용하여 수행된다. 위상 검출기의 예는 광 송신에서 일반적으로 사용되는 뱅-뱅(bang-bang) 위상 검출기이다. 뱅-뱅 위상 검출기는 위상 에러의 절댓값에 대한 정보를 포함하지 않고 그것의 부호에 대해서만 포함한다. 뱅-뱅 위상 검출기는 아이(eye)의 중심에서 샘플링하는 데이터 슬라이서라고 지칭되는 제1 슬라이서와 제로 크로싱에서 샘플링하는 크로싱 슬라이서라고 지칭되는 제2 슬라이서를 포함하는 2개의 슬라이서를 사용한다. 연관된 PLL(phase-locked loop) 알고리즘의 복잡성을 지원하기 위해 2개(또는 그 이상)의 슬라이서를 구현하는 데 필요한 추가 아날로그 회로로 인해 SerDes 링크에서 두 개(또는 그 이상)의 슬라이서를 사용하면 성능은 향상되지만 전력, 복잡성, 설계 시간, 및 요구되는 표면적의 관점에서 희생된다.
일 실시예에 따르면, 고속 링크들에서 타이밍 복구를 제공하는 장치는, 입력 신호를 수신하고 상기 입력 신호를 샘플링하는 에러 샘플러, 에러 슬라이서(error slicer)를 포함하는 위상 검출기, 및 전압 제어 발진기(VCO: voltage-controlled oscillator)를 포함한다. 에러 슬라이서는 전압 임계치에 대해 입력 신호에 대응하는 에러 신호를 생성한다. 위상 검출기는 에러 신호에 대응하는 비트 데이터를 생성한다. VCO는 비트 데이터에 기초하여 출력 신호의 주파수를 변경하고 복수의 입력 신호의 평균이 전압 임계치와 동일한 위상에서 주파수를 고정시킨다.
다른 실시예에 따르면, 방법은, 송신기로부터 송신된 입력 신호를 수신하고 샘플링하는 단계, 에러 슬라이서(error slicer)를 사용하여 전압 임계치에 대해 상기 입력 신호에 대응하는 에러 신호를 생성하는 단계, 위상 검출기를 사용하여 상기 에러 신호에 대응하는 비트 데이터를 생성하는 단계, 상기 비트 데이터에 기초하여 출력 신호의 주파수를 변경하는 단계, 및 복수의 입력 신호의 평균이 상기 전압 임계치와 동일한 위상에서 상기 주파수를 고정시키는 단계를 포함한다.
구현 및 이벤트 조합의 다양한 신규한 세부 사항을 포함하는 상기 및 다른 바람직한 특징은 첨부된 도면을 참조하여 보다 구체적으로 설명될 것이며 청구 범위에서 지시될 것이다. 여기에 기술된 특정 시스템 및 방법은 단지 예시로서 도시되며 제한으로서 도시되지 않음을 이해할 것이다. 당업자가 이해할 수 있는 바와 같이, 여기서 설명된 원리 및 특징은 본 개시의 범위를 벗어나지 않고 다양하고 수많은 실시예에서 사용될 수 있다.
본 명세서의 일부로서 포함되는 첨부 도면은 현재의 바람직한 실시예를 도시하고, 위에서 주어진 일반적인 설명 및 아래 주어진 바람직한 실시예의 상세한 설명과 함께 본원에 설명된 원리를 설명하고 교시하는 역할을 한다.
도 1은 일 실시예에 따른 예시적인 타이밍 복구 시스템을 도시한다.
도 2a는 일 실시예에 따라, 평균 전압에 기초하여 고정된 위상을 나타내는 예시적인 데이터 아이 다이어그램이다.
도 2b는 일 실시예에 따라, 임계 전압을 설정하는 프로세스를 예시하는 데이터 아이 다이어그램을 도시한다.
도 3은 일 실시예에 따른 예시적인 에러 슬라이서의 블록도를 도시한다.
도 4는 일 실시예에 따른 예시적인 타이밍 복구 시스템의 블록도를 도시한다.
도 5는 일 실시예에 따른 위상 검출기의 블록도를 도시한다.
도 6a는 일 실시예에 따른, 수신기에 포함된 저역 통과 필터(LPF: low-pass filter)의 블록도를 도시한다.
도 6b는 다른 실시예에 따른, 수신기에 포함된 저역 통과 필터(LPF)의 블록도를 도시한다.
도 7은 일 실시예에 따른 2개의 평형 점을 도시하는 예시적인 데이터 아이 다이어그램을 도시한다.
도 8은 일 실시예에 따른 위상 최적화기를 포함하는 예시적인 타이밍 복구 시스템의 블록도를 도시한다.
도 9는 일 실시예에 따른 위상 최적화 상태 머신을 실행하기 위한 흐름도이다.
도 10은 세 가지 상이한 패턴 스크리닝 방법을 도시한다.
도 11은 일 실시예에 따른, 2개의 슬라이서로 위상 고정을 예시하는 데이터 아이 다이어그램을 도시한다.
도면은 반드시 축척대로 도시되지 않고, 유사한 구조 또는 기능의 요소는 도면 전체에 걸쳐 예시적인 목적으로 유사한 참조 번호로 일반적으로 표현된다. 도면들은 본 명세서에 기재된 다양한 실시예들의 설명을 용이하게 하기 위한 것이다. 도면은 본원에 개시된 교시의 모든 양상을 기술하지 않으며 청구항의 범위를 제한하지 않는다.
본 개시는 고속 시리얼라이저/디시리얼라이저(SerDes) 링크에서 타이밍 복구(클록 복구라고도 함) 기술을 설명한다. 본 시스템 및 방법은 단 하나의 슬라이서, 예를 들어 데이터 슬라이서를 사용하고 크로싱 슬라이서를 요구하지 않는다. 대조적으로, 기존의 뱅-뱅 위상 동기 루프(PLL)는 데이터 슬라이서와 크로싱 슬라이서를 모두 사용한다. 하나의 슬라이서를 아날로그 및/또는 디지털 회로에 저장하는 것은 전력, 복잡성, 및 면적 측면에서 유리할 수 있다. 본 시스템 및 방법은 2개의 슬라이서(slicer)를 포함하는 종래의 뱅-뱅(bang-bang) PLL과 동등하거나 초과하는 성능을 제공하면서 클록 및 데이터 복구(CDR) 모듈을 구현하기 위한 설계 시간을 절약할 수 있다.
에러 슬라이서는 일반적으로 데이터 슬라이서와 함께 타이밍 복구 기술에 사용된다. 본 발명의 시스템 및 방법은 단 하나의 슬라이서, 즉 에러 슬라이서(error slicer)를 사용하여 주파수 고정을 획득한다. 주파수 고정은 수신기와 송신기가 주파수 영역에서 동기화된다는 것을 의미한다. 본 시스템 및 방법은 크로싱 슬라이서를 전혀 사용하지 않거나 필요로 하지 않는다. 본 시스템 및 방법의 이점들 및 장점들은 전술한 바와 같이 본 발명의 개념에 대한 이하의 상세한 설명에 의해 본 기술 분야의 당업자에게 쉽게 명백하다.
도 1은 일 실시예에 따른 예시적인 타이밍 복구 시스템을 도시한다. 송신기(110)는 채널(150)을 통해 수신기(120)에 데이터를 전송한다. 채널(150)은 신호 경로 송신 매체, 예를 들어 구리 트레이스를 나타낼 수 있다. 채널(150)을 통해 수신된 데이터는 노이즈 신호를 포함할 수 있다. 노이즈 신호의 특성은 송신 신호의 주파수 및 신호가 송신되는 환경에 크게 의존할 수 있다. 설계 검증 및 본 개시의 발명 개념을 설명하기 위해, 송신기(110)가 수신기(120)에 송신하는 데이터는 랜덤 데이터로 간주된다. 그러나 실제로, 데이터는 특정 데이터 패턴을 나타낼 수 있는 응용과 사용에 따라 다를 수 있다. 이러한 데이터 패턴은 본 타이밍 복구 방식과 무관할 수 있으며, 본 타이밍 복구 방식은 본 개시의 범위를 벗어나지 않고 임의의 데이터 신호를 처리할 수 있다. 수신기(120)는 에러 슬라이서(121) 및 에러 샘플러(122)를 포함한다. 수신기(120)의 각 구성 요소는 하드웨어(예를 들어, 아날로그/디지털 회로), 소프트웨어, 또는 이들의 조합으로 구현될 수 있다. 에러 슬라이서(121) 및 에러 샘플러(122)의 상세한 기능은 도 2a 및 도 2b를 참조하여 보다 상세하게 설명된다.
도 2a는 일 실시예에 따른, 평균 전압에 기초한 고정 위상을 나타내는 예시적인 데이터 아이 다이어그램이다. 데이터 아이 다이어그램은 단위 간격(UI: unit interval)이라고 지칭되는 지정된 시간 간격에 샘플링된 신호 파형을 중첩하여 형성되며, 링크 성능을 평가하고 시스템 문제를 해결할 수 있는 질적인 수단을 제공한다. 수신기 측에서, 수신기(120)는 미리 결정된 전압 임계치를 설정하고, 에러 슬라이서(121)를 사용하여 에러 출력을 생성하도록 이 전압 임계치를 사용한다. 뱅-뱅(bang-bang) 비교기와 유사하게, 에러 슬라이서(121)는 에러의 부호를 사용한다. 본 에러 슬라이서는 타이밍 복구 알고리즘을 사용하여 송신(Tx) 주파수와 수신(Rx) 주파수 사이에서 주파수 고정을 수행한다. 수신기(120)는 송신기(110)로부터 수신된 신호를 샘플링하는 에러 샘플러(122)를 더 포함한다. 에러 샘플러(122)가 전압 임계치에서 입력 비트 스트림을 평균적으로 샘플링할 수 있도록, 수신기(120)는 한 위상에서 그것의 클록을 고정한다.
단위 간격(UI)은 샘플링 기간 동안 단위 간격으로 중첩된 비트 스트림을 나타낸다. 샘플링된 비트 스트림의 진폭은 y-축의 범위(예를 들어, 각각 비트 신호 0 및 비트 신호 1을 나타내는 -1 볼트와 1 볼트 사이)에 걸쳐 변동하고, 플롯의 x-축은 단위 간격 내의 각 비트 스트림의 위상을 지시하는 시간 스케일(예를 들어, 0 내지 130 피코 초)을 나타낸다. 다른 실시예에서, 플롯의 x-축은 각도의 위상 각을 나타낼 수 있고, 여기서 0도는 시작 시간에 대응하고, 360도는 각 비트 스트림의 종료 시간(예를 들어, 130 피코 초)에 대응한다. 수신기는 에러 샘플러(122)에 의해 샘플링된 비트 스트림의 평균 전압이 임계 전압과 동일한 위상 E1에서 그것의 클록을 고정시킨다. 영역(201)은 전체 신호의 아이 다이어그램을 나타낸다. 영역(202)은 신호가 0에서 1로, 그리고 다시 0으로 천이하는 아이 다이어그램의 일부를 나타낸다. 영역(203)은 신호가 0에서 1로 천이하는 아이 다이어그램의 일부를 나타낸다.
도 2b는 일 실시예에 따라, 임계 전압을 설정하는 프로세스를 예시하는 데이터 아이 다이어그램을 도시한다. 수신기는 단위 간격으로 피크 전압을 검출한다. 피크 전압의 초기 검출은 대략적인 추정일 수 있다. 초기에, 임계 전압(V_threshold)은 피크 전압에 대해 설정될 수 있다. 예를 들어, 임계 전압은 피크 전압의 절반 또는 피크 전압의 1/3로 설정된다. 초기 임계 전압은 타깃 어플리케이션(예를 들어, 광 송신, 무선 송신), 수신기의 설계 및 아키텍처, 및 설계자의 선택과 같은 다양한 요인에 따라 임의로 설정될 수 있다는 것을 유의해야 한다.
피크 전압을 검출하기 위해, 수신기는 높은 임계치 전압에서 시작하고, N 사이클(예컨대, 1000 사이클)에서 1의 개수를 카운팅하여 에러 슬라이서(121)의 출력을 모니터링한다. 초기 임계치가 너무 높게 설정되어 있기 때문에, 초기에는 1의 개수가 0일 수 있다. 1의 개수가 사전 설정 값(예를 들어, 100)의 일부보다 더 커지면, 임계 전압은 피크 전압으로 설정된다. 수신기는 초기 임계 전압(예를 들어, 피크 전압의 절반)을 설정하고, 클록 데이터 복구(CDR: clock data recovery) 루프를 실행한다. 임계 전압이 초기 값으로부터 낮아짐에 따라, 도 2b에 도시된 바와 같이 N 사이클에서 1의 개수가 증가한다.
도 3은 일 실시예에 따른 예시적인 에러 슬라이서의 블록도를 도시한다. 에러 슬라이서(300)는 입력 신호(301)를 수신하고, 임계치에 대한 입력 신호(301)(예를 들어, 입력 신호(301)의 전압)의 비교 결과에 기초하여 에러 출력(302)(양의 에러(+1) 또는 음의 에러(-1))을 생성한다. 예를 들어, 입력 신호(310)는 송신기(110)로부터 송신되는 비트 스트림의 전압 신호이고, 임계치는 임계 전압을 나타낸다. 에러 슬라이서(300)는 입력 신호의 전압이 임계 전압보다 더 큰 때 +1을 출력하고, 입력 신호의 전압이 임계 전압보다 더 낮은 때 -1을 출력한다. 에러 슬라이서(300)로부터의 부호 출력에 기초하여, 수신기(120)는 에러가 +1인 때 PWM 신호의 주파수를 증가시키고 에러가 -1 일 때 PWM 신호의 주파수를 감소시키는 전압 제어 발진기(VCO: voltage-controlled oscillator)를 사용하여 그것의 샘플링 주파수(수신기 주파수라고도 지칭됨)를 변경할 수 있다.
도 4는 일 실시예에 따른 예시적인 타이밍 복구 시스템의 블록도를 도시한다. 시스템(400)은 송신기(410) 및 수신기(420)를 포함한다. 송신기(410)가 수신기(420)에 송신하는 신호는 초기 필터링을 위해 채널 및 연속 시간 선형 이퀄라이저(CTLE: continuous time linear equalizer)(집합적으로 여기서 415로 지칭됨)를 통과한 다음, 출력 데이터는 에러 신호를 생성하는 에러 슬라이서(421)에 전달된다. 에러 신호는 수신기(420)의 디지털 로직(422)에 포함된 저역 통과 필터(423)에 공급되고, 필터링된 신호는 전압 제어 발진기(VCO)(424)에 공급된다. VCO(424)는 로우 패스 필터링된 에러 신호에 기초하여 변화하는 수신기(RX) 주파수를 생성한다. 수신기 주파수는 에러가 양수(+1)이면 증가하고, 에러가 음수(-1)이면 감소한다. VCO(424)로부터의 출력은 에러 슬라이서(421)로 피드백되어 입력 비트 스트림의 에러 신호를 연속적으로 모니터링하고 변경한다.
뱅-뱅 PLL과 같은 기존 CDR 모듈에서, 위상 검출기는 위상 입력(Ψin)과 위상 출력(Ψout)을 비교하여 에러 출력을 생성한다. 그러나, 본 시스템 및 방법에서, 입력 비트 스트림의 전압은 에러 슬라이서(421)에 대한 입력으로서 사용되어, LPF(423)에 의해 필터링되는, VCO(424)에 공급되는 에러 출력을 생성한다.
도 5는 일 실시예에 따른 위상 검출기의 블록도를 도시한다. 위상 검출기(500)는 에러 슬라이서, 예를 들어, 도 1의 에러 슬라이서(121)를 포함한다. 위상 검출기(500)는 노이즈 입력 신호를 조정하고 에러 슬라이서(300)의 출력의 부호에 대응하는 비트 출력을 생성하는 디지털 로직(예를 들어, 저역 통과 필터)을 더 포함할 수 있다. 수신기의 나머지 디지털 로직은 위상 검출기(500)로부터의 이 비트 출력에 기초하여 동작한다. 슬라이서 입력이 임계치보다 더 큰 때, 에러 슬라이서는 양의 에러 출력(+1)을 생성하고, 위상 검출기(500)는 비트 1을 출력한다. 수신기의 VCO는이 비트 1을 사용하여 수신기 주파수를 증가시킨다. 슬라이서 입력이 임계치보다 더 작은 때, 에러 슬라이서는 음의 에러 출력(-1)을 생성하고, 위상 검출기(500)는 비트 0을 출력한다. 수신기의 VCO는 이 비트 0을 사용하여 수신기 주파수를 감소시킨다. 이는 클록 및 데이터 복구를 위해 위상 검출기를 사용하는 것과는 상이하다. 종래의 오버 샘플링된 타이밍 복구 방식(예를 들어, 뱅-뱅 위상 검출기)에서, 위상 검출기는 입력의 위상(Ψin)과 출력의 위상(Ψout)을 비교한다. 반면, 본 위상 검출기는 입력 전압(Ψin의 함수)과 V_threshold를 비교하여 에러를 생성한다. 예를 들어, Mueller-Muller 기반의 위상 검출기는 채널을 추정하기 위해 멀티 비트 출력과 복잡한 디지털 신호 처리(DSP) 로직을 갖는 아날로그-디지털 컨버터(ADC: analog to digital converter)가 필요하다.
도 6a는 일 실시예에 따른, 수신기에 포함된 저역 통과 필터(LPF)의 블록도를 도시한다. 저역 통과 필터(600A)는 입력 신호(에러 슬라이서의 에러 부호)의 단기 변동을 평활화하고 이득을 적용하여 수신기의 전압 제어 발진기에 필터링된 에러 신호를 공급하는 누산기(610)를 포함한다. 예를 들어, 저역 통과 필터(600A)의 누산기(610)는 적분기이다. 도 6b는 다른 실시예에 따른, 수신기에 포함된 저역 통과 필터(LPF)의 블록도를 도시한다. 저역 통과 필터(600B)는 누설 적분기이고, λ는 작은 수, 예를 들어 2-N이다. 저역 통과 필터의 단지 두 가지 예가 도 6a 및 도 6b에 도시되어 있지만, 본 발명의 범위를 벗어나지 않으면서 상이한 유형의 저역 통과 필터가 사용될 수 있음이 이해된다.
도 7은 일 실시예에 따른, 2개의 평형 점들을 나타내는 예시적인 데이터 아이 다이어그램을 도시한다. 평형 점은 입력 비트 스트림의 평균 전압이 임계치와 동일한 데이터 아이 다이어그램의 위상에 대응한다. 고유 로컬 미니마(minima)가 존재할 때, 수렴이 보장된다. 현재의 데이터 아이 다이어그램에는 2개의 평형 점(E1과 E2)이 도시되어 있다. P2의 위상에서의 평균 전압이 임계치보다 더 크고, P2의 에러 출력이 양(+1)이기 때문에, 수신기는 주파수를 평형 점(E1) 쪽으로 감소시킨다. 마찬가지로, P1의 위상에서의 평균 전압이 임계치보다 더 작고, P2의 에러 출력이 음(-1)이기 때문에, 수신기는 주파수를 평형 점(E1) 쪽으로 증가시킨다. 따라서, 평형 점(E1)은 안정한 평형 점이다. 그러나, 비록 초기 전압 문턱 값이 평형 점(E2)에서 설정된다고 하더라도, 수신기 주파수의 약간의 변화는 평형 점(E2)으로부터 멀어질 것이다. 그러므로, 평형 점(E2)는 불안정한 평형점이다. 본 발명의 단일 슬라이서 CDR 방식에 따르면, 2개의 평형 점이 존재하고, 오직 하나의 평형 점만이 안정하고, 다른 평형 점은 불안정하다.
도 8은 일 실시예에 따른, 위상 최적화기를 포함하는 예시적인 타이밍 복구 시스템의 블록도를 도시한다. 시스템(800)은 송신기(810) 및 수신기(820)를 포함한다. 시스템(800)이 수신기(820)가 위상 최적화기(825)를 포함한다는 점을 제외하면 도 4의 시스템(400)과 유사하다. 따라서, 전술한 시스템 요소에 대한 설명의 중복은 생략될 것이다. 일단 주파수 고정이 획득되면, 수신기(820)는 위상 최적화기(825)를 사용하여 버티컬(vertical) 아이 개구(opening)이 최대인 위상에서 샘플링 위상이 떨어지도록 최적화한다. 버티컬 아이 개구는 아이의 상단(0V 이상)과 하단(0V 미만) 사이의 갭(y-축)을 나타낸다. 위상 최적화기(825)는 에러를 모니터링하면서 작은 스텝으로 임계치를 변경한다. 일 실시예에 따르면, 위상 최적화기(825)는 상태 머신을 실행한다. 위상 최적화 상태 머신은, 그것의 입력으로서 에러를 수신하고 에러 슬라이서에 대한 새로운 임계치를 그것의 출력으로서 생성하는 하나의 디지털 로직이다.
위상 최적화 상태 머신의 예시 파라미터는 스텝 크기, 대기 사이클, 및 에러 한계이다. 스텝 크기는 임계치의 증가량을 지칭한다. 대기 사이클은 새로운 위상에서의 평균을 취하기 위해 대기하는 사이클의 개수이다. 에러 한계는 위상 최적화의 반복을 시작하고 중지할 때를 결정하는 데 사용된다. 에러의 절댓값이 에러 한계보다 더 작으면, 위상 최적화기가 임계치를 증가시키고 다른 반복을 시작하여 위상을 최적화하고, 그렇지 않으면 위상 최적화기는 임계치를 감소시키고 현재 위상 최적화를 중지한다. 위상 최적화기는 그것의 입력을 저역 통과 필터(도 6에 도시된 저역 통과 필터(600))로부터의 출력 신호로부터 취할 수 있다.
도 9는 일 실시예에 따른 위상 최적화 상태 머신을 실행하기 위한 흐름도이다. 위상 최적화 상태 머신이 시작된다(901). 위상 최적화 상태 머신은 이전 임계치와 스텝 크기의 합으로 새로운 임계치를 설정하고(902) 대기 사이클을 대기한다(903). 위상 최적화 상태 머신은 에러의 절댓값을 계산하고 에러 한계(904)와 비교한다. 에러의 절댓값이 에러 한계보다 더 작으면, 위상 최적화기는 임계치를 스텝 크기만큼 증가시키고 다른 반복을 시작한다. 에러의 절댓값이 에러 한계보다 더 크면, 위상 최적화기는 임계치를 감소시키고(905) 현재 위상 최적화를 중지시킨다(906).
일 실시예에 따르면, 본 위상 검출기는 타이밍 복구의 성능을 향상시키기 위해 입력되는 데이터(에러 신호)에 패턴 스크리닝을 활용한다. 높은 손실 채널의 경우, 가능한 모든 신호 값을 고려하면 아이가 좁아지므로, 따라서 CDR이 많은 에러를 일으킬 수 있다. 현재의 단일 슬라이서 CDR 방식은 도 10과 관련하여 기술된 신호 전이 패턴들에서 설명된 바와 같이 일부 전이들만을 고려함으로써 이러한 에러를 방지할 수 있다. 이러한 신호 전이 패턴의 아이는 매우 적은 ISI(intersymbol interference)를 갖고, 따라서 더 열려있다. 수신기는 입력 데이터 패턴에 대한 이 '에러' 생성을 조절할 수 있다. 도 10은 3개의 상이한 패턴 스크리닝 방법을 도시한다. 일 실시예에서, 본 데이터 검출기는 패턴 스크리닝 없이 각 입력 데이터에 대해(클록 사이클 당 한번) +1 또는 -1의 에러를 생성하는 현재 데이터만을 사용한다. 다른 실시예에서, 본 위상 검출기는 이전 데이터 및 현재 데이터 모두, 특히 -1에서 +1로 변화하는 데이터 패턴을 사용한다. 또 다른 실시예에서, 본 위상 검출기는 -1, +1, 및 -1의 데이터 패턴을 나타내는 행에서 3개의 연속적인 데이터를 사용한다.
패턴 스크리닝에서, 에러 슬라이서는 양수 및 음수 신호를 모두 인식한다. 예를 들어, 위상 검출기는 0보다 더 큰 데이터 전압만큼 각각의 입력 데이터에 대해, 에러, 즉 +1 또는 -1을 생성한다. 이 경우, 위상 검출기(121)는 전력을 절약하기 위해 0보다 더 큰 입력 신호(전체 데이터의 절반)를 사용한다. 다른 실시예에서, 에러 슬라이서는 0보다 더 작은 입력에서 에러를 생성할 수 있다. 이 경우, 에러 슬라이서는 입력이 임계치보다 더 작은 때 양의 에러(+1)를 생성하고, 위상 검출기는 VCO의 주파수를 높이기 위해 비트 1을 출력한다. 입력이 임계치보다 더 큰 때, 에러 슬라이서는 음의 에러(-1)를 생성하고, 위상 검출기는 VCO의 주파수를 낮추기 위해 비트 0을 출력한다.
일 실시예에 따르면, 본 시스템 및 방법은 2개의 슬라이서를 사용하여 위상 최적화를 제공할 수 있다. 각 슬라이서는 에러에 대해 다른 부호를 사용할 수 있으며, 2개의 상이한 위상으로 고정할 수 있다. 도 11은 일 실시예에 따른, 2개의 슬라이서를 사용한 위상 고정을 예시하는 데이터 아이 다이어그램을 도시한다. 아이의 중간, 즉 최대 버티컬 아이 개구를 갖는 위상은 2개의 슬라이서의 위상 중간에 있다. 아이의 중간은 에러 샘플러에 대해 샘플링할 수 있는 최상의 위치이다.
제1 슬라이서는 슬라이서 입력이 임계치보다 더 큰 때 주파수를 증가시키는 로직을 사용할 수 있다. 제2 슬라이서는 슬라이스 입력이 임계치보다 더 작은 때 주파수가 증가되는 다른 로직을 사용할 수 있다. 이러한 방식으로, 제1 슬라이서는 위상 E1에서 고정할 수 있는 반면에, 제2 슬라이서는 위상 E2에서 고정할 수 있다. 제2 슬라이서 내부의 로직은 그것의 부호가 반전되어 제2 슬라이서에 대한 위상(E2)이 안정해지고, 위상(E1)이 불안정해진다. 2개의 슬라이서 방식은 위상 보간기를 사용할 때 특히 유용하다. 이 경우, 최대 아이 개구는 디지털 코드를 사용하여 '다이얼 인(dialed in)'될 수 있다. 위상 보간기는 0도 내지 360도 사이의 작은 값으로써 클록 위상을 변경할 수 있는 회로일 수 있다. 2개의 슬라이서 방식에서, 제1 슬라이서가 30도 위상에 있고 제2 슬라이서가 200도 위상에 있으면, 최대 아이 개구 위상은 (30+200)/2 = 115도라고 가정될 수 있다.
본 시스템 및 방법은 단 하나의 슬라이서, 즉 하나의 에러 슬라이서를 구현하고 사용하는 타이밍 복구 방식을 채용한다. 위상 검출기는 에러 슬라이서의 출력에 기초하여 비트 신호(1 또는 0)를 생성한다. 본 시스템 및 방법은 고정을 향상시킬 수 있다.
위상 고정 알고리즘의 동작 및 위상 최적화를 위한 추가 기능을 제공한다.
여기에 개시된 각각의 특징 및 교시는 단일 슬라이서를 사용하는 고속 링크에서 효율적인 타이밍 복구를 제공하기 위해 개별적으로 또는 다른 특징 및 교시와 함께 사용될 수 있다. 이들 추가의 특징들 및 교시들 중 많은 것을 이용하는 대표적인 예가, 별도로 또는 조합하여, 첨부된 도면을 참조하여 더 상세하게 설명된다. 이 상세한 설명은 본 발명의 양상을 실시하기 위한 상세한 설명을 당업자에게 교시하기 위한 것이며 청구항의 범위를 제한하려는 것이 아니다. 그러므로, 상세한 설명에서 상기 개시된 특징들의 조합은 가장 넓은 의미에서의 교시를 수행하는데 필수적이지 않을 수 있으며, 단지 본 발명의 교시의 특히 대표적인 예를 설명하기 위해 교시된다.
이하의 설명에서, 단지 설명의 목적으로, 특정 명칭이 본 개시의 완전한 이해를 제공하기 위해 제시된다. 그러나, 당업자에게는 이러한 특정 세부 사항이 본 개시 내용의 교시를 실행하는 데 요구되지 않는다는 것이 명백할 것이다.
여기의 상세한 설명의 일부분은 컴퓨터 메모리 내의 데이터 비트에 대한 연산의 알고리즘 및 기호 표현과 관련하여 제시된다. 이러한 알고리즘 설명 및 표현은 데이터 처리 기술 분야의 당업자가 자신의 연구 내용을 당업자에게 효과적으로 전달하기 위해 사용된다. 알고리즘은 일반적으로 원하는 결과를 유도하는 단계들의 일관성있는 시퀀스로 생각된다. 이 단계들은 물리적 수량을 물리적으로 조작해야 하는 것들이다. 일반적으로 반드시 그런 것은 아니지만, 이러한 수량은 저장, 송신, 결합, 비교, 및 기타 조작이 가능한 전기 또는 자기 신호의 형태를 취한다. 원칙적으로 일반적인 사용을 이유로, 이러한 신호를 비트, 값, 요소, 기호, 문자, 용어, 숫자 등으로 참조하는 것이 때때로 편리하다고 판명되었다.
그러나 이러한 모든 용어와 유사한 용어는 적절한 물리량과 연관되어야 하며 이러한 수량에 적용되는 편리한 레이블일뿐이다. 이하의 설명으로부터 명백한 바와 같이 달리 명시하지 않는 한, 설명 전반에 걸쳐, "프로세싱", "컴퓨팅", "계산", "결정", "디스플레이"등과 같은 용어를 사용하는 논의는, 컴퓨터 시스템의 레지스터 및 메모리 내에서 물리(전자) 수량으로 표현된 데이터를 컴퓨터 시스템 메모리 또는 레지스터 또는 기타 정보 저장 장치, 송신 장치 또는 디스플레이 장치 내에서 물리 수량으로 유사하게 표현되는 다른 데이터로 조작 및 변환하는 컴퓨터 시스템 또는 이와 유사한 전자 컴퓨팅 장치의 동작 및 프로세스를 지칭한다.
또한, 대표 예 및 종속항의 다양한 특징은 본 발명의 교시의 추가적인 유용한 실시예를 제공하기 위해 구체적으로 및 명시적으로 열거되지 않은 방식으로 결합될 수 있다. 또한 엔티티들의 집단의 모든 값 범위 또는 지시는, 청구된 주제를 제한할 목적뿐만 아니라, 최초 개시의 목적으로 모든 가능한 중간 값 또는 중간 엔티티를 개시한다는 점에 유의해야 한다. 또한, 도면에 도시된 구성 요소의 치수 및 형상은 본 발명의 교시가 어떻게 수행되는지를 이해하도록 돕기 위해 설계된 것이지만, 실시예에 도시된 치수 및 형상을 제한하려는 의도는 아니라는 점에 유의해야 한다.
일 실시예에 따르면, 고속 링크들에서 타이밍 복구를 제공하는 장치는, 입력 신호를 수신하고 상기 입력 신호를 샘플링하는 에러 샘플러, 에러 슬라이서를 포함하는 위상 검출기, 및 전압 제어 발진기(VCO)를 포함한다. 에러 슬라이서는 전압 임계치에 대해 입력 신호에 대응하는 에러 신호를 생성한다. 위상 검출기는 에러 신호에 대응하는 비트 데이터를 생성한다. VCO는 비트 데이터에 기초하여 출력 신호의 주파수를 변경하고 복수의 입력 신호의 평균이 전압 임계치와 동일한 위상에서 주파수를 고정시킨다.
상기 장치는 시리얼라이저(serializer) 또는 디시리얼라이저(deserializer)에 포함될 수 있다.
상기 장치는 크로싱 슬라이서(crossing slicer)가 결핍될 수 있다.
전압 임계치는 입력 신호의 피크 값에 기초하여 초기에 결정될 수 있다.
상기 장치는 저역 통과 필터(LPF)를 포함하는 디지털 로직을 더 포함할 수 있다.
에러 샘플러는 적어도 하나의 평형 위상이 정의된 데이터 아이 다이어그램을 생성할 수 있고, 출력 신호의 주파수는 데이터 아이 다이어그램에서 적어도 하나의 평형 위상 쪽으로 움직일 수 있다.
위상 검출기는 위상 최적화기를 포함할 수 있고, 위상 최적화기는 상태 머신을 실행할 수 있다.
상태 머신은 에러 한계 및 대기 사이클에 대한 에러 신호의 절댓값에 기초하여 스텝 크기만큼 전압 임계치를 갱신할 수 있다.
위상 검출기는 에러 신호의 데이터 패턴에 기초하여 비트 데이터를 생성할 수 있다.
상기 위상 검출기는 제2 슬라이서를 더 포함할 수 있으며, 상기 제2 슬라이서는 상기 슬라이서에 의해 생성된 상기 에러 신호와 반대 극성을 갖는 제2 에러 신호를 생성할 수 있다.
다른 실시예에 따르면, 방법은, 송신기로부터 송신된 입력 신호를 수신하고 샘플링하는 단계, 에러 슬라이서(error slicer)를 사용하여 전압 임계치에 대해 상기 입력 신호에 대응하는 에러 신호를 생성하는 단계, 위상 검출기를 사용하여 상기 에러 신호에 대응하는 비트 데이터를 생성하는 단계, 상기 비트 데이터에 기초하여 출력 신호의 주파수를 변경하는 단계, 및 복수의 입력 신호의 평균이 상기 전압 임계치와 동일한 위상에서 상기 주파수를 고정시키는 단계를 포함한다.
상기 방법은 상기 입력 신호의 피크 값에 기초하여 상기 전압 임계치의 초기 값을 결정하는 단계를 더 포함할 수 있다.
상기 방법은 저역 통과 필터(LPF)를 사용하여 상기 에러 신호를 필터링하는 단계를 더 포함할 수 있다.
상기 방법은 적어도 하나의 평형 위상이 정의된 데이터 아이 다이어그램을 생성하는 단계를 더 포함할 수 있고, 출력 신호의 주파수는 데이터 아이 다이어그램에서 적어도 하나의 평형 위상 쪽으로 움직일 수 있다.
본 방법은 상태 머신을 실행함으로써 위상 검출기를 최적화하는 단계를 더 포함할 수 있다.
상태 머신은 에러 한계 및 대기 사이클에 대한 에러 신호의 절댓값에 기초하여 스텝 크기만큼 전압 임계치를 갱신할 수 있다.
위상 검출기는 에러 신호의 데이터 패턴에 기초하여 비트 데이터를 생성할 수 있다.
상기 위상 검출기는 제2 슬라이서를 더 포함할 수 있으며, 상기 제2 슬라이서는 상기 슬라이서에 의해 생성된 상기 에러 신호와 반대 극성을 갖는 제2 에러 신호를 생성할 수 있다.
단일 슬라이서를 사용하는 고속 링크에서 효율적인 타이밍 복구를 제공하는 시스템 및 방법을 구현하는 다양한 실시예를 설명하기 위해 상기한 예시적인 실시예가 이상에서 설명되었다. 개시된 예시적인 실시예들로부터의 다양한 변형 및 이탈은 당업자에게 발생할 것이다. 본 개시의 범위 내에 있는 것으로 의도되는 주제는 다음의 청구 범위에 설명된다.

Claims (10)

  1. 입력 신호를 수신하고, 상기 입력 신호를 샘플링하는 에러 샘플러(error sampler),
    에러 슬라이서(slicer)를 포함하는 위상 검출기, 그리고
    전압 제어 발진기(VCO: voltage-controlled oscillator)
    를 포함하고,
    상기 에러 슬라이서는 전압 임계치에 대해 상기 입력 신호에 대응하는 에러 신호를 생성하며,
    상기 위상 검출기는 상기 에러 신호에 대응하는 비트 데이터를 생성하고,
    상기 VCO는 상기 비트 데이터에 기초하여 출력 신호의 주파수를 변경하고, 복수의 입력 신호의 평균이 상기 전압 임계치와 동일한 위상에서 상기 주파수를 고정하며,
    상기 위상 검출기는 위상 최적화기를 포함하고, 상기 위상 최적화기는 상태 머신을 실행하는,
    타이밍 복구 제공 장치.
  2. 제1항에 있어서,
    상기 장치는 시리얼라이저(serializer) 또는 디시리얼라이저(deserializer)에 포함되는,
    타이밍 복구 제공 장치.
  3. 제1항에 있어서,
    상기 장치는 크로싱 슬라이서(crossing slicer)가 결핍된,
    타이밍 복구 제공 장치.
  4. 제1항에 있어서,
    상기 전압 임계치는 상기 입력 신호의 피크 값에 기초하여 초기에 결정되는,
    타이밍 복구 제공 장치.
  5. 제1항에 있어서,
    상기 에러 샘플러는 적어도 하나의 평형 위상이 정의된 데이터 아이 다이어그램을 생성하고,
    상기 출력 신호의 주파수는 상기 데이터 아이 다이어그램 내의 적어도 하나의 평형 위상 쪽으로 이동하는,
    타이밍 복구 제공 장치.
  6. 삭제
  7. 제1항에 있어서,
    상기 상태 머신은 에러 한계 및 대기 사이클에 대한 상기 에러 신호의 절댓값에 기초하여, 상기 전압 임계치를 스텝 크기만큼 갱신하는,
    타이밍 복구 제공 장치.
  8. 제1항에 있어서,
    상기 위상 검출기는 상기 에러 신호의 데이터 패턴에 기초하여 상기 비트 데이터를 생성하는,
    타이밍 복구 제공 장치.
  9. 제1항에 있어서,
    상기 위상 검출기는 제2 슬라이서를 더 포함하고, 상기 제2 슬라이서는 상기 슬라이서에 의해 생성된 상기 에러 신호의 반대 극성을 갖는 제2 에러 신호를 생성하는,
    타이밍 복구 제공 장치.
  10. 송신기로부터 송신된 입력 신호를 수신 및 샘플링하는 단계,
    에러 슬라이서(error slicer)를 사용하여 전압 임계치에 대해 상기 입력 신호에 대응하는 에러 신호를 생성하는 단계,
    위상 검출기를 사용하여 상기 에러 신호에 대응하는 비트 데이터를 생성하는 단계,
    상기 비트 데이터에 기초하여 출력 신호의 주파수를 변경하는 단계,
    복수의 입력 신호의 평균이 상기 전압 임계치와 동일한 위상에서 상기 주파수를 고정하는 단계, 그리고
    상태 머신을 실행함으로써 상기 위상 검출기를 최적화하는 단계
    를 포함하는 타이밍 복구 제공 방법.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220022398A (ko) * 2020-08-18 2022-02-25 삼성전자주식회사 적응적 등화를 수행하는 수신 회로 및 이를 포함하는 시스템
US11177986B1 (en) * 2020-11-24 2021-11-16 Texas Instruments Incorporated Lane adaptation in high-speed serial links
US11546127B2 (en) * 2021-03-18 2023-01-03 Samsung Display Co., Ltd. Systems and methods for symbol-spaced pattern-adaptable dual loop clock recovery for high speed serial links

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150200767A1 (en) * 2013-03-15 2015-07-16 Intel Corporation Eye width measurement and margining in communication systems

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5412687A (en) * 1993-10-15 1995-05-02 Proxim Incorporated Digital communications equipment using differential quaternary frequency shift keying
US6640194B2 (en) * 2001-10-31 2003-10-28 Intel Corporation Timing jitter frequency detector for timing recovery systems
GB0216703D0 (en) * 2002-07-18 2002-08-28 Koninkl Philips Electronics Nv Receiver having a variable threshold slicer stage
US7158601B1 (en) 2002-10-28 2007-01-02 Cypress Semiconductor Corporation Clock data recovery method and circuit for network communication
US7099400B2 (en) * 2003-01-22 2006-08-29 Agere Systems Inc. Multi-level pulse amplitude modulation receiver
US20040223568A1 (en) 2003-05-09 2004-11-11 Ming-Kang Liu Phase sampling determination system
US7502815B1 (en) 2004-02-20 2009-03-10 Xilinx, Inc. True random number generator and method of generating true random numbers
US8837626B2 (en) * 2011-12-09 2014-09-16 Lsi Corporation Conditional adaptation of linear filters in a system having nonlinearity
CN101820340A (zh) * 2010-02-22 2010-09-01 中兴通讯股份有限公司 一种时钟恢复装置及方法
US8184757B2 (en) * 2010-06-21 2012-05-22 Synopsys, Inc. Pattern agnostic on-die scope
US8532240B2 (en) * 2011-01-03 2013-09-10 Lsi Corporation Decoupling sampling clock and error clock in a data eye
US8605847B2 (en) * 2011-03-09 2013-12-10 Lsi Corporation Receiver training with cycle slip detection and correction
US8649476B2 (en) * 2011-04-07 2014-02-11 Lsi Corporation Adjusting sampling phase in a baud-rate CDR using timing skew
US20130216003A1 (en) * 2012-02-16 2013-08-22 Qualcomm Incorporated RESETTABLE VOLTAGE CONTROLLED OSCILLATORS (VCOs) FOR CLOCK AND DATA RECOVERY (CDR) CIRCUITS, AND RELATED SYSTEMS AND METHODS
US20130243107A1 (en) * 2012-03-16 2013-09-19 Lsi Corporation Baud rate timing recovery for nyquist patterns in a communication system
US8923382B2 (en) * 2012-03-16 2014-12-30 Lsi Corporation Tap adaptation with a fully unrolled decision feedback equalizer
US8982941B2 (en) * 2012-03-16 2015-03-17 Lsi Corporation Predictive selection in a fully unrolled decision feedback equalizer
CN102801517B (zh) * 2012-08-31 2014-12-03 华为技术有限公司 Cdr电路及终端
US8923380B1 (en) * 2013-10-14 2014-12-30 Xilinx, Inc. Data pattern bias detection
US8934594B1 (en) * 2013-10-14 2015-01-13 Xilinx, Inc. Sampling position tuning
US9294260B2 (en) * 2013-12-27 2016-03-22 Intel Corporation Phase adjustment circuit for clock and data recovery circuit
US20160065394A1 (en) * 2014-08-26 2016-03-03 Avago Technologies General Ip (Singapore) Pte. Ltd. Serializer/deserializer with independent equalization adaptation for reducing even/odd eye disparity
CN104202138A (zh) * 2014-09-01 2014-12-10 深圳市海思半导体有限公司 时钟恢复电路及通信设备
US9582018B1 (en) * 2015-03-19 2017-02-28 Maxlinear Asia Singapore Pte Ltd. Automatic gain compression detection and gain control for analog front-end with nonlinear distortion
US9438409B1 (en) * 2015-07-01 2016-09-06 Xilinx, Inc. Centering baud-rate CDR sampling phase in a receiver
US9455848B1 (en) * 2015-08-18 2016-09-27 Xilinx, Inc. DFE-skewed CDR circuit
US9350572B1 (en) 2015-11-06 2016-05-24 Global Unichip Corporation Apparatus for clock and data recovery
US9906358B1 (en) * 2016-08-31 2018-02-27 Kandou Labs, S.A. Lock detector for phase lock loop

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150200767A1 (en) * 2013-03-15 2015-07-16 Intel Corporation Eye width measurement and margining in communication systems

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