CN106209074A - 用于时钟数据恢复锁相回路的行为模拟模型 - Google Patents

Abstract

本发明涉及用于时钟数据恢复锁相回路的行为模拟模型，其中公开了用于模拟锁相回路的方法和存储用于模拟锁相回路的指令的非暂时的计算机可读介质，其测量要被模拟的锁相回路中数据信号的第一相位和参考时钟信号的第二相位；由要被模拟的锁相回路的锁定检测模块的阈限函数对所述数据信号的所述第一相位滤波；以及调整参考时钟信号的第二相位以与滤波的数据信号的第一相位对齐。

Description

用于时钟数据恢复锁相回路的行为模拟模型

技术领域

本发明涉及用于提供具有有效的噪声恢复的时钟数据恢复(CDR)锁相回路(PLL)的快速和可靠的行为模拟的系统和方法。具体地，本发明可以被用于模拟在可编程集成电路器件(例如，现场可编程门阵列(FPGA)或便于PLD编程的其他类型的可编程逻辑器件(PLD))上实现的CDR PLL。

背景技术

从本质上讲，锁相回路(PLL)是基于压控振荡器(VCO)的输入信号和输出信号之间的相位差操作的闭合回路频率控制部件。PLL电路可以被用于生成输出时钟信号，输出时钟信号的相位与输入参考时钟信号的相位相关。更先进的PLL(诸如时钟数据恢复PLL(CDRPLL))常被用于高速串行接口(HSSI)电路中。除了基于参考时钟信号生成具有期望的频率的输出时钟信号之外，CDR PLL还跟踪数据信号以确保输出时钟信号的边沿始终在数据信号的数据眼图的中点处。

然而，数据信号和参考时钟信号固有地相互独立。因此，跟踪且将数据信号和参考时钟信号两者与输出时钟信号对齐(align)的CDR PLL电路是复杂的。硬件设计工程师依赖模拟模型逐步建立系统(诸如CDR PLL电路)，并且验证它的功能。该过程存在若干挑战，这是由于数据信号和参考时钟信号两者中存在信号噪声以及缺乏可以提供具有短运行时间的足够抽象的快速且可靠的模拟模型。

特别地，当数据信号边沿和参考时钟信号边沿同时到达时，会发生被称为竞争状态的特殊情况。在这样的情况下，期望的模拟模型必须能够产生独立于事件序列的无毛刺的稳定的信号。此外，因为PLL是混合信号部件，其中所有的模拟转换发生在连续时间域上，然而已知的模拟器由离散事件驱动，所以难以对存在于CDR PLL电路中的某些信号噪声建模。定制模拟块的期望的模拟模型同时保留足够的系统级抽象和整体精度是很难的。

最后，快速且有效地从嘈杂的参考时钟信号或嘈杂的数据信号中恢复的能力(就模拟期间所需的计算资源来说)是非常宝贵的。当存在抖动或百万分率(PPM)误差时，参考时钟信号和数据信号两者的测量可以变得不可靠。期望的模拟模型应该能够模拟物理硬件行为，并且以及时且准确的方式有效地估计时钟频率和相位。

现有的模拟模型通过将参考时钟的边沿固定在数据眼图的中点处仿真数据跟踪，这是真实数据跟踪行为的不准确的表达。此外，已知的模拟模型需要在支持复杂的模拟特征和快速的模拟运行时间之间的折衷。

发明内容

本文提出的模拟模型、方法和系统使得同时满足两个目标。需要考虑的复杂的模拟特征诸如抖动和PPM误差被合并成单个舍入误差以允许快速运行时操作，同时本文所使用的模拟模型被不断更新以确保足够的精度。

因此，根据本发明的实施例，提供了用于模拟锁相回路的模拟模型。模拟模型测量要被模拟的锁相回路中数据信号的第一相位和参考时钟信号的第二相位。模拟模型通过要被模拟的所述锁相回路的锁定检测模块的阈限函数对数据信号的所述第一相位进行滤波，并且调整参考时钟信号的所述第二相位以与滤波的所述数据信号的第一相位对齐。在一些实施例中，阈限函数仿真锁相回路的低通滤波器。

当调整参考时钟信号的第二相位时，模拟模型计算下一个数据边沿的实际的到达时间与所述下一个数据边沿的预测的到达时间之间的差。基于所计算的差确定所述下一个数据边沿是否有效之后，所述方法响应于确定所述下一个数据边沿是有效的，基于所计算的差更新所述预测模型。

在一些实施例中，模拟模型响应于确定所述下一个数据边沿不是有效的，通知锁定检测模块。在一些实施例中，模拟模型对数据信号和参考时钟信号进行滤波以去除抖动和PPM误差。在模拟模型中，由具有上限边界的舍入误差表示抖动和PPM误差，并且锁定检测模块将舍入误差与阈值相比较。

在一些实施例中，模拟模型相对于所述参考时钟信号计算所述数据信号中的滞后的量，并且基于所计算的滞后的量，将延迟施加到参考时钟信号。滞后的量在锁相回路的初始化期间被计算。

附图说明

基于结合附图考虑以下详细描述，本发明的上面和其他优势将显而易见，其中在整个附图中相同的参考标记指代相同的部分，并且其中：

图1示出根据本发明的实施例的第一变型的PLL的概念框图；

图2示出根据本发明的实施例的第二变型的CDR PLL的示例性电路图，在本文所描述的期望的模拟模型中模拟CDR PLL的示例性电路图的行为和部件；

图3示出根据本发明的实施例的第三变型的可以被测量和/或校正的信号上存在的抖动；

图4示出被应用于可以存在于本发明的实施例的第四变型的期望的模拟模型中的舍入误差的阈限函数；

图5是根据本发明的实施例的用于模拟CDR PLL电路的方法的流程图；以及

图6是采用使用本发明的方面配置的集成电路器件的示意性系统的简化的框图。

具体实施方式

图1示出普通PLL 100的概念框图。如图1所示进行配置，PLL 100包括相位频率检测器110、电荷泵120、低通滤波器130和电压-频率转换器(VFC)170。VFC 170进一步包括偏置发生器140、电压控制振荡器150和输出转换器160。VFC 170基于施加的信号132的电压调整输出信号162的频率。输出信号162被传递通过反馈分频器180以作为输入信号182被反馈给相位频率检测器110的输入。在相位频率检测器110处，不断地将输入信号182与输入信号102相比较。输入信号182与输入信号102之间的相位差被用于生成上升(up)信号112和下降(down)信号114，上升信号112和下降信号114调整到输出信号122的电荷泵120。可以采用低通滤波器130以平滑输出信号122中的变化，从而产生控制VFC 170的信号132。实质上，大多数PLL依赖如电路100中所示的负反馈回路用于在输入信号102和输入信号182之间进行相位对齐，并且用于收敛到输出信号162的稳定频率。

图2示出CDR PLL电路200的示例性电路图，在本文中所描述的模拟模型的实施例中模拟了CDR PLL电路200的行为和部件。CDR PLL电路200包括继电式(bang-bang)鉴相器(BBPD)210、电荷泵(CHG PMP)220、相位频率检测器(PFD)230、回路滤波器240、锁定检测器250和电压控制振荡器(VCO)260。

CDR PLL电路200的主要功能是用于最小化以及消除参考时钟信号和数据信号之间的相位偏移，并且将数据信号重新定时到参考时钟信号。BBPD 210基于参考时钟信号和从数字反馈均衡器(DFE)和接收器时钟数据恢复(RCDR)电路接收的数据信号之间的相位误差的符号产生电荷泵电流212。CHG PMP 220由来自RCDR电路的控制信号控制以利用电荷泵电流212来驱动回路滤波器240。回路滤波器240对电荷泵电流212进行积分以产生控制电压(V_ctrl)242，然后，将控制电压(V_ctrl)242施加到VCO 260以改变参考时钟信号的相位和频率。在一些实施例中，锁定检测器250生成PLL锁定信号(例如，PFDMODE_LOCK)以指示CDR PLL中的参考时钟信号和数据信号是否处于锁定(即，PLL输出时钟是否是可用的)。

事实上，多个信号噪声和扰动源可以影响如上所述的CDR PLL电路200的时钟合成性能。最重要的源中的两个是PPM误差和抖动。

PPM误差是指由于硬件中固有的系统误差而导致的参考时钟信号和数据信号之间的差。例如，具有0.001％误差的振荡器将使自振荡器生成的时钟每天几乎偏差一秒。如果PPM误差持续，并且收发器不能准确地说明累积的PPM误差，则最终将出现数据丢失。

抖动是指其中信号事务偏离理论情况或理想情况的情况。这在图3中进行图示，图3示出信号上抖动的存在。在图3中，信号300预期在边沿350(相对于参考边沿310)处以320或340的理想单元间隔触发(flip)。然而，事实上，信号边沿可以出现在位置330处。信号边沿的预想不到的移位与其他信号变化诸如偏差(skew)或交叉耦合的噪声一起常常被称为抖动。CDR PLL电路200必须处理参考时钟信号和数据信号两者上的抖动。

以下分析描述了根据本发明的模拟模型的某些实施例。

如关于CDR PLL电路200讨论的，在实际CDR PLL上有两条路径--数据信号路径和参考时钟路径。在模拟中，两条路径可以被视为二进制序列：

其中二进制序列D和C分别表示在数据信号路径和参考时钟路径中的信号事务，并且t_n是发生在d_n和c_n上的每个信号事务的时间戳。对于参考时钟路径C，所测量的时钟周期可以被定义为：

$T_n^c=t_n^c-t_{n-1}^c=T+\mathrm{\ϵ}$

其中是测量的参考时钟的时钟周期，T是真实时钟周期，并且ε是捕捉时钟不精确性的误差项。

为了模拟，不精确项ε可以来自抖动、频率漂移或简单的数值误差。类似地，在数据信号路径(D)的情况下，因为可以随机地生成数据模式，所以数据信号边沿和数据信号周期的定时是不可预测的。因此，容忍抖动和PPM误差的CDR PLL电路模拟器可以被设计为从噪声数据信号和参考时钟信号中恢复校正的相位和频率的滤波器。

传入的噪声数据信号和参考时钟信号的频率和相位可以被测量如下：

对于参考时钟的频率：

对于数据的频率和相位：以及

$P_n^d=t_n^d-t_{n-1}^d$

在测量参考时钟的频率F^c时，滤波器f被施加到测量的参考时钟的周期，以便去除噪声。在模拟期间，可以假设存在于参考时钟信号中的噪声遵循正态分布。因此，简单的平均操作将以足够的准确度模拟稳定的频率如下：

$F_n^C=\frac{K}{{\mathrm{\Σ}}_{k=n-K}^{k=n}(t_k^c-t_{k-1}^c)}---\left(1\right)$

其中K是用于求平均所需的样本的数量。注意(具有上标中的大写的C)表示实际值，并且F^c(具有上标中的小写的c)表示测量值的或瞬时值。本领域中的技术人员将理解，其他过滤方法也可以被应用于此，用于模拟参考时钟的频率

在测量数据信号的频率F^d(还被称为瞬时数据速率)和相位时，仅记录最后一个数据边沿的时间戳和数据事务的周期随后，可以沿着数据信号路径添加离群值(outlier)检测器来模拟如图1和图2中所示的低通滤波器130或回路滤波器240的特性。离群点检测器帮助消除异常数据信号，并且必要时进行数据校正。因为数据信号以固定数据速率F^D(即，每单位时间有固定数量(m)的数据比特)到达，所以上面测量的数据事务周期应该是最小数据周期的整数倍。也就是说，以下等式将成立：

$P_n^d=m\×\frac{1}{F^D}---\left(2\right)$

其中m是非零整数(m＝1、2、3...)，m指示每个数据事务周期的数据比特的数量。

在等式(2)中，仅被测量且是已知的。m和F^D都是未知变量。然而，瞬时数据速率(F^d)应该以一些小的误差(δ)非常接近实际数据速率(F^D)。因此，等式(2)可以被重写为：

$m=P_n^d(F^d+\mathrm{\δ})=m^{\′}+P_n^d\mathrm{\δ}---\left(3\right)$

其中m′是每个数据事务周期所测量的数据比特的数量。虽然在该等式中还有两个未知变量(m和)，但是很容易估计两者。m的值是整数，并且因此可以用以下舍入(rounding)运算来估计：

$m=\[m^{\′}\]=\[P_n^d{F}^d\]---\left(4\right)$

其中[]是数学舍入运算符。的值通常是可以忽略不计的很小的变量。

等式(3)将数据信号路径和参考时钟路径之间的所有变化合拢(fold)成舍入误差项并且作出的上限边界将不会导致m′中的错误的舍入运算的隐式假设。在现实中，该假设在两种情形下会变得无效。第一，当异常数据边沿出现在非常短的时间段内时，可发生突发误差。突发误差将导致小的但导致非常大的δ。由此，舍入误差项可以超过上限边界从而使得舍入的m′的结果与m不同。第二，当存在长的数据静默时间段同时参考时钟信号和数据信号之间的PPM误差持续存在时，δ仍然是小的常数，但变得非常大。例如，因为通信串行链路的两侧是完全相互独立的，所以通信串行链路的两侧可以具有运行在稍微不同的频率上的时钟。在长时间段内没有任何数据通信时，PLL频率会漂移，并且最终失去锁定(即，PLL锁定信号指示解锁状态)。通过如关于下面图4所说明的阈限函数来解决上面两种情形所产生的挑战。

图4描述了应用于可以存在于期望的模拟模型中的舍入误差的阈限函数。在图4中，0.25的阈限被用于确定期望的模拟模型如何响应舍入误差。当项(即，舍入误差)|m-m′|＜0.25时，误差在正常范围410内，并且模拟将继续。当项超过阈限，锁定检测模块诸如锁定检测器250将相应地进行响应，并且放弃离群值数据点。在一些实施例中，当2个连续超出阈限事件发生时，PLL锁定将被丢失(即，PLL锁定信号将指示解锁条件)。在一些其他实施例中，很多m′会作为离群点430存在于超出阈限区域420中。这会指示在PLL初始化期间生成的混沌数据，并且不能依赖在该时间段内的信号。阈值(0.25)的选择是基于低通滤波器130或回路滤波器240的通频带，并且可以是如由本领域中的普通技术人员所理解的任何其他值。

一旦PLL变得稳定，瞬时数据速率将变得相对稳定。类似于如应用于等式(1)中所示的参考时钟的频率测量中的求平均操作，也可以采用加权求平均操作来去除数据信号路径中的噪声：

$F_n^D={\mathrm{\Σ}}_{k=n-K}^{k=n}{\mathrm{\α}}_k\frac{\[P_k^d{F}^d\]}{P_k^d}---\left(4\right)$

其中α_k是遵循的预定义的权重。显然，在其中的特殊情况下，等式(4)变成求平均的非加权版本。现实中，实现将更多权重放置在最近测量上的方案是有利的，这是因为这样的方案将允许模拟变得对最新的改变更敏感。基于瞬间运行时间和准确度要求来选择上面的求平均方案。技术人员将理解，其他加权和求平均方案可适用于本文。

从如在等式(1)和等式(4)中所定义的和的角度看，可以成功地恢复并模拟参考时钟路径的频率和该数据信号路径的频率。剩余的任务是实行相位对齐，这用于确保生成的时钟信号可以跟踪数据边沿，并且优选地总是在数据眼图(eye)的中点处对数据信号采样。以下讨论说明了如何根据本发明的一些实施例实施相位对齐。

假设由定义参考时钟路径和数据信号路径两者上的最小通信间隔，其中是和两者的期望数据速率(即，理想数据速率)。在理想的情况下，数据信号路径和参考时钟路径可以被公式化为如下：

$\begin{array}{c}D=f(iT+\mathrm{\Δ})\\ C=g\left(jT\right)\end{array}---\left(5\right)$

其中i和j是整数。f(t)和g(t)两者是在特定时间t处触发的二元函数，并且Δ是数据信号路径携带的固定的滞后量。

现实中，需要考虑抖动、失真和其他系统级的不准确(诸如通信串行链路的两侧上的独立的时钟)。因此，等式(5)变成：

$\begin{array}{c}D=f(i/F^D+\mathrm{\Δ}+\mathrm{\θ})\\ C=g(j/F^C)\end{array}---\left(6\right)$

其中θ是出现在数据事务中的相位失真。目标是调整C的相位，使得它的边沿总是与D对齐。在根据本发明的实施例的模型中，将在两个阶段中完成该目标，这两个阶段分别对应于减少Δ和θ。

在参考时钟信号和数据信号两者稳定(其根据如关于图4所图示的m的变化的描述发生)之后，在初始化CDR PLL模型时完成Δ的计算。通过测量参考时钟信号和数据信号之间的滞后量，固定的延迟量可以被施加到所生成的参考时钟信号。这将致使参考时钟信号和数据信号大致彼此对齐。

为了进一步改进对齐，可以采用预测-调整方案来增强CDR PLL模型的数据跟踪能力。这种额外的测量对于高数据速率应用来说尤为重要，其中误差的界限更加严格。CDRPLL没有关于下一个数据边沿将何时到达的信息。然而，可以依赖数据信号的期望行为的先验知识用于进行统计分析。以下讨论说明当接收到数据信号的新测量时期望的模拟模型实行的步骤。在一些实施例中，卡尔曼滤波器可以被用于该目的。

1.预测

在处理每个数据信号边沿结束时，期望的模拟模型预测何时下一个数据边沿最有可能会出现。在其最简单的形式中，可以通过将T添加到当前时间并且使用结果作为下一个数据边沿的预测来实施该预测。该简单的预测方案在无噪声的环境中将是合理的。现实中，除T之外，可以将是最后K个预测误差的加权和的小的校正项添加到预测方案来完成该步骤。

2.比较

在检测新的数据信号边沿时，相位比较器将新的数据信号边沿的相位与该预测相比较，并且确定新的数据信号是否是有效的数据事务。如果测量的相位偏离预测的相位T较大，则将通知锁定检测模块诸如锁定检测250。如果测量的相位在可接受的范围内，则记录最新的预测误差。

3.更新模型

只要被建模的CDR PLL仍然被锁定，上述预测方案就可以被不断地更新。类似地，将基于最新的预测误差来监视和调整预测误差分布。以该方式，用后统计数据时常更新预测方案，以便说明慢的改变诸如时钟漂移(如上面结合等式(3)和等式(4)所描述的)。

图5中图示了根据本发明的实施例的方法500。在510处，在锁相回路中测量数据信号的第一相位和参考时钟信号的第二相位。在520处，数据信号的第一相位由锁定检测模块的阈限函数进行滤波。在530处，参考时钟信号的第二相位被调整以与所滤波的数据信号的第一相位对齐。在532处，基于预测模型，预测数据信号的下一个数据边沿的到达时间。在534处，计算数据信号的下一个数据边沿的实际的到达时间与数据信号的下一个数据边沿的预测的到达时间之间的差。在536处，基于所计算的差，更新预测模型，并且该模拟在连续回路上从532运行到536。在540处，相对于参考时钟信号计算数据信号中的滞后量，并且基于所计算的滞后量，将延迟施加到参考时钟信号。

因此，可以看出，已经提供了用于模拟时钟数据恢复锁相回路的系统和方法。

图6图示了数据处理系统600内包括基于本文所描述的模型而设计或配置的电路的实施例的电路或其他器件602。在实施例中，集成电路或器件602可以是集成电路、专用标准产品(ASSP)、专用集成电路(ASIC)、可编程逻辑器件(PLD)(包括现场可编程门阵列(FPGA)、全定制芯片或专用芯片)。在一些实施例中，元件602基于本文所描述的模拟方法可以被设计或配置作为PLL 100或CDR PLL电路200。数据处理系统600可以包括以下部件中的一个或多个：电路602、处理器606、存储器608、I/O电路610和外围设备612。这些部件通过系统总线或其他互连620连接在一起，并且被组装在包含在终端用户系统640中的电路板630上。

系统600可以被用于各种各样的应用中，诸如，通信、计算机网络、数据网络、使用仪器、视频处理、数字信号处理或其中期望使用可编程或可重新编程逻辑的优势的任何其他应用。电路602可以被用于进行各种不同的逻辑功能。在一些实施例中，电路602可以被配置为与处理器606协调工作的处理器或控制器。电路602还可以被用作用于仲裁访问系统600中的共享资源的仲裁器。在另一个示例中，电路602可以被配置为处理器606和系统600中其他部件中的一个之间的接口。应当注意的是，系统600仅是示例性的，并且应该由随附权利要求指出本发明的真正的保护范围和精神。

虽然在上面发明中的部件被描述为彼此连接，但可替代地它们可能通过它们之间的其他部件彼此连接。应当理解，上述仅是本发明的原理的说明，并且在不脱离本发明的范围和精神的情况下，可以由本领域中的技术人员作出各种改变。本领域中的技术人员将认识到，可以通过除了所描述的实施例之外的实施例来实践本发明，所描述的实施例仅是为了说明而不是限制，并且本发明仅由随附权利要求来限定。

本发明中所示的实施例可以节省功率和面积，并且这样做，还可以提高性能。虽然可以很容易测量这些量，但是本发明中所示的实施例内的特定电路的个体贡献可能难以与在其上实现电路的任何器件或芯片上的其他电路的贡献分离。

交互式接口应用和/或用于本文所描述的任何实施例的电路设计的布局或使用的任何指令可以在计算机可读介质上进行编码。计算机可读介质包括任何能够储存数据的介质。计算机可读介质可以是暂时的，包括但不限于传播电子或电磁信号，或者计算机可读介质可以是非暂时的，包括但不限定于易失性和非易失性计算机存储器或储存设备诸如硬盘、软盘、USB驱动、DVD、CD、介质卡、寄存器存储器、固态存储器、处理器缓存、随机存取存储器(“RAM”)等。

应当理解，上述仅是本发明的原理的说明，并且在不偏离本发明的范围和精神的情况下，可以由本领域中的这些技术人员作出各种改变，并且本发明仅由随附权利要求进行限定。例如，本文已经讨论的各种发明的方面可以或者在某些实施例中全部一起被使用，或者其他实施例可以仅采用发明的方面中的一个或多个(但少于全部)。并且如果采用发明的方面中的多个(但少于全部)，则其可以涉及采用发明的方面的任何组合。作为可能的修改的另一个示例，在整个本发明中，提出了在控制器中使用特定数量的部件。这些特定的数量仅是示例，并且如果需要，可以替代地使用其他合适的参数值。

Claims (18)

1.一种用于模拟锁相回路的方法，所述方法包括：

测量要被模拟的锁相回路中数据信号的第一相位和参考时钟信号的第二相位；

由要被模拟的所述锁相回路的锁定检测模块的阈限函数对所述数据信号的所述第一相位进行滤波；以及

调整所述参考时钟信号的所述第二相位以与滤波的所述数据信号的第一相位对齐。

2.根据权利要求1所述的方法，其中所述调整所述参考时钟信号的所述第二相位还包括：

基于预测模型预测所述数据信号的下一个数据边沿的到达时间；

计算所述下一个数据边沿的实际到达时间与所述下一个数据边沿的预测的到达时间之间的差；

基于计算的差来确定所述下一个数据边沿是否有效；以及

响应于确定所述下一个数据边沿是有效的，基于计算的所述差更新所述预测模型。

3.根据权利要求2所述的方法，还包括响应于确定所述下一个数据边沿不是有效的而通知所述锁定检测模块。

4.根据权利要求1所述的方法，其中所述锁定检测模块的所述阈限函数仿真低通滤波器。

5.根据权利要求1所述的方法，还包括对所述数据信号和所述参考时钟信号进行滤波以去除抖动和百万分率误差即PPM误差。

6.根据权利要求5所述的方法，其中由具有上限边界的舍入误差表示所述抖动和所述PPM误差，并且其中所述锁定检测模块的所述阈限函数将所述舍入误差与阈限相比较。

7.根据权利要求1所述的方法，还包括：

相对于所述参考时钟信号计算所述数据信号中的滞后量；以及

基于计算的滞后量将延迟施加到所述参考时钟信号。

8.根据权利要求7所述的方法，其中所述滞后量在所述锁相回路的初始化期间被计算。

9.根据权利要求1所述的方法，还包括实现误差条件以模拟硬件行为，其中所述误差条件包括突发误差、百万分率误差即PPM误差以及在数据信号边沿之间的累积误差。

10.一种使用模拟锁相回路的方法的被配置为锁相回路的可编程逻辑器件，所述可编程逻辑器件通过以下进行配置：

测量要被模拟的锁相回路中数据信号的第一相位和参考时钟信号的第二相位；

由要被模拟的所述锁相回路的锁定检测模块的阈限函数对所述数据信号的所述第一相位进行滤波；以及

调整所述参考时钟信号的所述第二相位以与滤波的所述数据信号的第一相位对齐。

11.根据权利要求10所述的可编程逻辑器件，其中在所述调整时，所述可编程逻辑器件通过以下被配置：

基于预测模型预测所述数据信号的下一个数据边沿的到达时间；

计算所述下一个数据边沿的实际到达时间与所述下一个数据边沿的预测的到达时间之间的差；

基于所计算的差，确定所述下一个数据边沿是否有效；以及

响应于确定所述下一个数据边沿是有效的，基于计算的差更新所述预测模型。

12.根据权利要求11所述的可编程逻辑器件，所述可编程逻辑器件通过响应于确定所述下一个数据边沿不是有效的来通知所述锁定检测模块而被进一步地配置。

13.根据权利要求10所述的可编程逻辑器件，其中所述锁定检测模块的所述阈限函数仿真低通滤波器。

14.根据权利要求10所述的可编程逻辑器件，所述可编程逻辑器件通过对所述数据信号和所述参考时钟信号进行滤波来去除抖动和百万分率误差即PPM误差而被进一步地配置。

15.根据权利要求14所述的可编程逻辑器件，其中由具有上限边界的舍入误差表示所述抖动和所述PPM误差，并且其中所述锁定检测模块的所述阈限函数将所述舍入误差与阈限相比较。

16.根据权利要求10所述的可编程逻辑器件，所述可编程逻辑器件通过以下被进一步地配置：

相对于所述参考时钟信号计算所述数据信号中的滞后量；以及

基于计算的所述滞后量将延迟施加到所述参考时钟信号。

17.根据权利要求16所述的可编程逻辑器件，其中所述滞后量在所述锁相回路的初始化期间被计算。

18.根据权利要求10所述的可编程逻辑器件，所述可编程逻辑器件通过实现误差条件来模拟硬件行为而被进一步地配置，其中所述误差条件包括突发误差、百万分率误差即PPM误差以及在数据信号边沿之间的累积误差。