CN107836094A - 时钟恢复电路 - Google Patents

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CN107836094A CN201680040609.9A CN201680040609A CN107836094A CN 107836094 A CN107836094 A CN 107836094A CN 201680040609 A CN201680040609 A CN 201680040609A CN 107836094 A CN107836094 A CN 107836094A
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Abstract

可以使用相位变化确定电路(102)来完成时钟数据恢复，所述相位变化确定电路(102)基于检测到的捕获时钟和数据信号之间的相位差生成δ信号和δ选择信号。推测计算电路(118)由δ信号的先前和推测值生成一组相位内插(PI)代码。响应于δ选择信号，选择电路(108)在各组PI代码之间选择，作为时钟数据恢复装置的输出。

Description

时钟恢复电路
技术领域
本申请主要涉及时钟和数据恢复电路，更具体地，涉及被配置为使用推测计算由所接收的数据恢复时钟信号的电路路径的电路。
背景技术
时钟和数据恢复(CDR)电路可以与各种通信协议一起使用，以从接收的数据生成同步的时钟信号。CDR电路可以允许高速数据流在没有单独专用的时钟信号的情况下被发送。例如，CDR电路可以被配置为从模拟领域中接收的数据推断时钟信号时序(相位和频率)，并且直接对锁相环(PLL)或延迟锁相环(DLL)进行调整。某些类型的CDR电路可以被配置为是基于相位内插(PI)，其中一组参考时钟信号被用于产生不同的相位。CDR电路根据接收的数据选择适当的时钟信号相位。有多种不同的应用可以使用CDR电路，包括但不限于可编程逻辑器件(PLD)。
PLD是一种众所周知的可编程集成电路(IC)的类型，可被编程来执行指定的逻辑功能。一种类型的PLD，现场可编程门阵列(FPGA)，通常包括一阵列可编程块。这些可编程块包括各种类型的逻辑块，可以包括例如输入/输出块(IOB)、可配置逻辑块(CLB)、专用随机存取存储器块(BRAM)、乘法器，数字信号处理块(DSP)、处理器、时钟管理器、延迟锁相环(DLL)、总线或网络接口如高速外设组件互连(PCIe)和以太网等等。
每个可编程块可以包括可编程互连和可编程逻辑。可编程互连通常包括大量不同长度的互连线，所述互连线通过可编程互连点(PIP)互连。可编程逻辑使用可编程元件来实现用户设计的逻辑，所述可编程元件可以包括例如函数发生器、缓存器、算术逻辑等等。
可编程互连和可编程逻辑通常通过将配置数据流加载到内部配置存储单元来编程，所述内部配置存储单元定义可编程元件如何配置。配置数据可以从存储器(如从外部PROM)读取，或者由外部设备写入FPGA。各个存储单元的集合状态决定了FPGA的功能。
CDR电路的内部延迟或延时在各种实施方式中可能对系统性能具有显著的影响。被配置为以低延时时间从接收到的数据提供相位控制信号的CDR电路可以用于解决这样的问题。
发明内容
本申请提供了一些针对时钟数据恢复装置的实施方式，包括相位变化确定电路，该电路被配置为：检测数据信号与时钟信号之间的相位差，以及基于检测到的相位差生成δ信号和δ选择信号。推测计算电路可以包括：第一计算电路，其被配置为由δ信号的第一先前值生成第一组相位内插(PI)代码；第二计算电路，其被配置为由δ信号的第二先前值生成第二组PI代码；第三计算电路，其被配置为从δ信号的推测值来生成第三组PI代码，所述δ信号的推测值是基于δ信号的第一先前值和第二先前值；以及选择电路，其被配置为响应于δ选择信号，在所述第一、第二和第三组PI代码之间选择以提供作为所述时钟数据恢复装置的输出的选择。
可选地，推测计算电路可以被配置为向第一计算电路提供来自时钟数据恢复装置的先前迭代的δ信号值，以用作δ信号的第一先前值；
可选地，推测计算电路可以被配置为向第二计算电路提供来自时钟数据恢复装置的先前迭代之前的迭代的δ信号值，以用作δ信号的第二先前值。
可选地，推测计算电路可以被进一步配置为通过来自δ信号的第一和第二先前值的线性推断来计算δ信号的推测值。
可选地，推测计算电路可以进一步被配置为通过来自δ信号的第一和第二先前值以及来自附加δ值的非线性推断来计算δ信号的推测值。
可选地，相位变化确定电路可以被进一步配置为通过将δ信号的第一先前值与时钟数据恢复装置当前迭代的δ信号值进行比较，来生成δ选择信号。
可选地，第一、第二和第三计算电路中的每一个都可以被配置为生成各自的状态信息。
可选地，相位变化确定电路包括多个Bang-Bang型鉴相器，所述Bang-Bang型鉴相器被配置为检测数据信号的反串行化数据与时钟信号之间的相位差异；
可选地，相位变化确定电路可以被配置为对来自多个Bang-Bang型鉴相器的结果进行求和。
本申请提供多种针对一种使用时钟数据恢复电路来恢复数据信号的时钟信号的方法的实施方式。该方法包括检测数据信号和时钟信号之间的相位差；基于检测到的相位差生成δ信号和δ选择信号；由所述δ信号的第一先前δ值生成第一组相位内插(PI)代码；由所述δ信号的第二先前δ值生成第二组PI代码；由所述δ信号的推测δ值生成第三组PI代码，所述δ信号的推测δ值是基于所述δ信号的第一先前值和第二先前值；以及响应于所述δ选择信号，在所述第一、第二和第三组PI代码之间选择以提供作为所述时钟数据恢复电路输出的选择。
可选地，δ信号的第一先前值可以对应于来自时钟数据恢复电路的先前迭代的δ信号值。
可选地，δ信号的第二先前值可以对应于来自在时钟数据恢复电路的先前迭代之前的迭代的δ信号值。
可选地，该方法可以进一步包括使用来自δ信号的第一和第二先前值的线性推断来计算δ信号的推测δ值。
可选地，该方法可以进一步包括使用来自δ信号的第一和第二先前值以及来自附加δ值的非线性推断来计算δ信号的推测δ值。
可选地，生成δ选择信号可以基于δ信号的第一先前值与当前迭代的δ信号的值的比较。
可选地，该方法可以进一步包括生成δ信号的第一先前值、δ信号的第二先前值以及δ信号的推测δ值的状态信息。
可选地，该方法可以进一步包括使用多个Bang-Bang型鉴相器来检测数据信号的反串行化数据与时钟信号之间的相位差。
可选地，该方法可以进一步包括对来自多个Bang-Bang型鉴相器的结果求和。
可选地，该方法可以进一步包括：响应于推测δ值超出δ变化的阈值，缩放δ信号的第一先前δ值。
可选地，该方法可以进一步包括：响应于推测δ值超出δ变化的阈值，缩放δ信号的第二先前δ值。
其他特征将通过参考以下的具体说明和权利要求而被理解。
附图说明
方法、装置和系统的各个方面和特征将在浏览以下具体说明及参考以下所述附图后变清楚：
图1描绘了与本申请的实施方式相一致的具有(相位内插)代码的推测计算的CDR电路的框图；
图2描绘了与各种实施方式相一致的与推测计算一起使用的相位检测电路的框图；
图3描绘了与本申请的实施方式相一致的包括CDR电路的系统的框图；
图4描绘了与本申请的实施方式相一致可能的δ信号值的图；
图5描绘了根据本申请的实施方式与CDR电路一起使用的流程图；以及
图6示出了一种可编程集成电路(IC)600，可以在其上实施公开的电路和进程。
具体实施方式
在以下描述中，阐述了许多具体细节以描述在此呈现的具体实施例。然而，对于本领域的技术人员来说显而易见的是，可以在没有下面给出的所有具体细节的情况下实践一个或多个其他实施例和/或这些实施例的变体。另一方面，没有详细描述众所周知的特征，以免混淆此处实施例的描述。为了便于说明，在不同的图中可能使用相同的附图标记来指示相同的元素或者相同元素的其他实例。
本申请描述了多种针对时钟数据恢复(CDR)电路的实施方式，所述时钟数据恢复电路被配置为，相对于不使用推测值的CDR电路以减少的周期数由接收到的数据提供相位控制信号。周期数可以通过推测用于CDR电路内部计算的δ信号的值来确定。这与在信号和数据处理中受到串行延迟的CDR电路相反。如本文所讨论的，δ信号可以表示捕获时钟信号的相位累加器的递增变化，该递增变化由相位检测电路确定。特定的实施方式允许相位控制信号在单个周期内可用。相位控制信号可以针对不同的δ信号值生成，并且一旦实际δ信号值被CDR电路确定，就可以选择期望的相位控制信号。在特定的实施方式中，相位控制信号可以是相位内插(PI)代码，所述PI代码用于选择不同相位以使时钟信号与接收的数据同步。在一些实施方式中，δ信号可以包括来自频率路径电路的数据，所述频率路径电路被配置为提供时钟频率调整分量。如本文所使用的，术语“周期”是相对于用于在CDR电路内存储中间数据的参考时钟信号。
使用推测δ信号来生成推测PI代码允许PI代码的生成至少部分地与(实际)δ信号的确定分离。这是有用的，因为实际的δ信号的确定可能包括耗时的过程，诸如相位差的检测和步进值的确定，如本文更详细地讨论的。通过将推测PI代码的产生与检测的相位差和步进值的计算相分离，相应的推测PI代码的计算可以更早地执行(例如，在不知道实际的δ信号值的情况下)。在某些实施方式中，从已知δ值计算PI代码可能花费足够时间以需要额外的CDR周期。因此，可以由推测δ信号值来推测生成PI代码，从而减少CDR电路的整体延时时间。
本申请描述了针对包括相位路径电路的CDR电路的具体实施方式。相位路径电路(或者仅“相位路径”)被配置为接收数据信号和时钟信号。相位路径电路被配置为产生信号，这些信号指示对时钟信号的什么调整(如果有的话)将提高时钟信号与数据信号之间的同步性。如本文更详细地讨论的，相位路径电路同时可以包括推测和并行计算，其可以用于减少数据信号的接收和相位选择信号的产生之间的延迟。
与某些实施方式一致，相位路径电路可以包括边界寄存器，其被提供输入数据和信号交叉。多个Bang-Bang型鉴相器产生关于数据眼的捕获相位的相关信息。将来自多个相位检测器的检测到的相位方向(例如，向上(UP)和向下(DOWN))之间的净差异分解以形成原始步长，其与频率路径贡献组合以分别成为数据和交叉相位累加器的最终递增(称为“δ”)。数据和交叉相位的PI代码通过滤波处理生成。
与各种实施方式一致，用于生成推测PI代码的不同δ值表示供CDR电路选择的不同可用δ值。尽管如当前周期所计算的实际δ值可能不匹配用于生成推测PI代码的任何δ值，但CDR电路可被配置为选择接近实际δ值的推测PI代码。本申请的特定方面涉及到一个认知，即δ值可以包括滞后(hysteresis)分量，由此实际δ值至少部分地取决于先前的δ值。例如，可以基于先前的δ值来生成本文讨论的推测δ值(如使用考虑先前δ值之间改变的方向和量的算法)。
现在转到附图，图1描绘了CDR电路的框图，所述CDR电路具有(相位内插)代码的推测计算，与本申请的实施方式相一致。CDR电路可以包括具有相位检测电路102的相位路径，相位检测电路102可以被配置为检测接收到的数据信号捕获时钟信号之间的相位差，该捕获时钟信号是由数据信号生成的或与数据信号相位匹配。如本文所讨论的，可以通过在多个时钟信号之间进行选择来产生捕获时钟信号，每个时钟信号具有彼此相对应的相位偏移。更具体地说，来自CDR电路的PI代码可以控制对用于数据的捕获合适的时钟信号的选择。相位检测电路102也可以被配置为基于捕获时钟信号与多个数据信号之间的检测到的相位差的总和来计算步进值。每次迭代的δ值取决于确定的步进值。这样，相位检测电路102可以被配置为由步进值生成δ选择信号。δ选择信号代表当前迭代的实际δ值，然后可以与所描述的推测计算电路118一起使用，以在不同PI代码之间进行选择，所述PI代码是基于δ信号的不同可能(potential)值预先计算的。
各种实施方式基于一个认识，即对于特定CDR迭代，所确定的δ值是来自先前CDR迭代的δ信号值的函数。在所描绘的实施方式中，δ选择信号是基于当前相位检测信息，而δ信号的两个先前值被用于预测当前相位代码。具体而言，来自CDR电路的当前迭代的δ值(或“δ0”)被存储在寄存器104中以用于下一个周期以及随后的周期。在每个CDR迭代期间，寄存器104被用新的、更近确定的先前δ信号值进行更新。在下一次CDR迭代期间，将δ1值(形式上的δ0)提供给第一PI计算电路106以生成第一组PI代码。同样对于每个CDR迭代，存储在寄存器104中的值被发送到或存储在寄存器110中，并成为第二在先δ信号(或“δ2”)。寄存器110中的δ2值被提供给第二PI计算电路112以生成第二组PI代码。
与实施方式一致，每一个第一(δ1)和第二(δ2)在先δ值可以随后被推测δ确定电路114利用来产生推测δ值(δS)。δS值可以被提供给第三PI计算电路116以生成第三组PI代码。在特定的实施方式中，推测δ确定电路114可以被配置为使用从第一和第二先前值导出的线性推断来计算δ信号的推测值。例如，可以选择推测值，使得第一和第二先前值之间的变化率与第一和推测值之间的变化率相同。
在各种实施方式中，δ1和δ2可以包括相对于先前值的调整因子。例如，相比使用从在先迭代中计算得到的确切的δ值，可以向上或向下调整δ1和δ0值。这可能包括，例如，当δS值要超过阈值，如系统允许δ变化的上限值时，缩放(减小)δ0和δ1值中的一个或两个值。这可以允许δS值保持在系统的限制范围内。其他调整也是可能的。
与某些实施方式一致，可以使用非线性近似来执行推测δ值(δS)的计算。这可以包括例如在δ1和δ2值之间的内插δ值。然后系统可以识别与包括内插值的δ值相匹配的非线性算法。然后可以使用所识别的非线性算法来确定δS值。这也可以包括存储多于两个先前的δ值(如δ3)并且使用附加的δ值来识别非线性算法。其组合也是可能的。
如本文所讨论的，第一PI计算电路106可以被配置为从寄存器104接收第一先前δ信号并且产生将对应于第一先前δ信号的PI码。类似地，第二PI计算电路112可以被配置为从寄存器110接收第二先前δ信号并且产生将对应于第二先前δ信号的PI代码。第三PI计算电路116可以被配置成接收推测δ信号并且产生将对应于推测δ信号的PI代码。一旦相位检测电路102已经从输入数据和捕捉时钟信号中确定了足够的信息，就可以将δ选择信号提供给选择电路108。然后可以使用选择电路108来选择适当的PI代码。例如，选择电路108可以作为在不同推测信号及其对应值(即PI代码)之间选择的多路复用器来运行。然后，多路复用器的输出被提供作为所选信号的最终/实际值。如图1所示，选择电路108也可以被配置为将状态信号信息作为反馈/输入提供给推测计算电路118。
PI计算电路(106,112,116)可以使用各种不同的技术和方案由各个δ值生成PI代码，其具体内容将取决于特定的应用，并且这些细节超出了本申请的范围。例如，PI计算电路可以被配置成基于当前CDR迭代的信息以及来自先前CDR迭代的信息来生成PI代码。这样，PI计算电路可以被配置为接收关于先前的CDR迭代的状态信息并且考虑这个信息(例如使用累加器)。在特定实施例中，可以通过在PI计算电路(106,112,116)中使用相位累加器，使得先前的状态信息包括在PI计算中。
图2描绘了与各种实施方式相一致的与推测计算一起使用的相位检测电路的框图。除非另有说明，否则框图的组件(模块)可以在数字领域、模拟领域或其组合中实施。例如，一些组件被称为电路，其可以是用于每个模块的分离的专用电路，或者一个或多个模块可以由被配置为提供多个功能的公共电路来执行。比如，单个数字处理电路可以被配置和编程以提供多个不同块的功能。
图2中描述的相位检测电路可以与本文所讨论的实施方式结合使用，包括结合图1讨论的实施方式。与一些实施方式相一致，可以使用Bang-Bang型鉴相器来实施相位检测，其中数据由一组数据寄存器202和204来接收。相位确定电路206可以被配置为相对于捕获时钟信号对接收到的数据生成上下表决(up down vote)。为了简单起见，仅示出了单个数据输入，但是该检测可以对一组并行数据流中的每个数据流执行。并行数据流可以从上行解串器逻辑块(未示出)接收。检测可以指示方向(上，下或无变化)，这有时被称为表决。来自并行检测的表决导致滴答求和(tick sum)确定电路208。这样，滴答求和输出表示来自相位确定的并行结果的总和，所述相位确定来自多个数据输入，其被安排为与来自上行解串器逻辑块的并行数据一致。由于所描述的实施例的相位检测电路的性质，可能产生三个结果：增加/上移(+)、减少/下移(-)或不改变/不移动(有时也使用可互换的词如左移、右移或不移动)。净差异确定模块210可以确定净差异，该净差异代表上移和下移之间的差异，其表示PI代码统计上应当移动的方向和原始量。
然后净差值可以被提供给原始步长模块212，其可以生成表示当前迭代的相位变化量的值。净差值也可以被提供给并存储在寄存器214中。然后可以通过使用合成器216、寄存器218和反馈220累积过去的值来跟踪净差值的滞后(hysteresis)。滤波器222可以被配置为在寄存器218的输出提供给合成器224之前滤波寄存器218的输出。寄存器226可以存储合成器224的结果输出，使得该输出可以被提供给选择逻辑228作为当前CDR迭代的δ信号。
选择逻辑228可以基于所接收的δ信号来确定哪一组PI值与接收到的δ信号匹配并且创建对应的PI相移。如本文更详细讨论的，信号“δ0”用作图1中的δ选择信号。例如，推测PI代码可以从先前的δ信号值(δ1和δ2)以及基于先前的δ信号值的推测δ信号值(δS)中产生。选择逻辑228被配置为基于δ0值以及对先前的δ信号值和推测δ信号值的了解来识别应该使用哪个对应的推测PI代码。特别地，选择逻辑可以确定δ1、δ2和δS信号中的哪一个匹配(或者接近)δ0值将导致的信号，并且选择相应的一组推测PI代码。具体而言，推测可以表示关于下一个δ信号的值的近似或最佳猜测，以及可能或者不可能准确地与实际值匹配。
图3描绘了与本申请的实施方式相一致的包括CDR电路的系统的框图。连续时间线性均衡器(CTLE)302可以用于通过基于来自适配电路306的反馈产生均衡数据信号来补偿接收数据中的失真。适配电路306可以基于从解码数据中的信息检测到的失真来生成反馈。该反馈可以被用于调整CTLE 302的参数，并且还可以使用求和电路304来直接补偿数据。
捕获触发电路308可以基于所提供的捕捉时钟信号来存储从均衡数据信号捕捉的数据。所存储的数据可以被提供给解串器电路310，解串器电路310通过使用来自PI的时钟信号或者来自由内部时钟信号分频器划分的时钟信号对来自捕获触发电路的数据进行反串行来生成输出数据。解串器电路310可以将数据提供给系统在其中使用。
如本文所讨论的，可以从接收到的数据中恢复一个或多个捕获时钟信号。在某些实施方式中，解串器电路310可以将反串行(并行)数据和捕获时钟信号提供给CDR电路316。CDR电路316可以使用与本文讨论的低沉默时间电路和解决方案一致的CDR技术来生成PI代码。PI电路318可以使用PI代码从一组时钟信号中选择具有期望相位的时钟信号，所述时钟信号可以从PLL电路(未示出)提供。所选择的时钟信号(或来自时钟分频器电路320的时钟信号)可以被用作捕获时钟并被馈送到捕获触发。
应该认识到，传输到CDR电路316的反串行化并行数据可以用不同的CDR运行时钟频率来填充整个或部分数据总线。每个CDR运行周期产生N-UI延迟，其中N表示解串因子。CDR电路316的CDR运行可能需要几个周期S去完成。CDR总的内部延迟(延时)τ＝S*N，相对于系统中其他组件的延迟会变得很重要，并且CDR延迟会对系统性能产生重大影响。因此，如本文所讨论的具有改进的延时时间的CDR电路316可以以降低的反串行因子N来减少CDR操作周期S，这通常与较高的CDR运行频率相关联。这对于CDR电路316的CDR延迟对系统性能有重大影响的应用来说是特别有用的。
例如，现有硅的测量表明，与其他CDR电路相比，使用CDR电路316可以改善系统抖动容限。具体而言，具有较高延时时间的可比较的CDR电路的抖动容限曲线可以下降到10.5MHz并且眼图几乎关闭。已经表明，具有较低延时时间的CDR电路316在相同的频率下可以以更好的容限运行。减少CDR电路的延时对于PCI Express 3或4(高速外设组件互连)应用是特别有用的，其可以在超过10MHz的频率下工作。
图4是描绘了与本申请的实施方式相一致的可能的δ信号值的图。图4示出了推测计算电路(如结合图1所描述的)如何应用算法来确定推测δ值。具体而言，图4示出了相对于之前的δ值(“δ1”和“δ2”)三种不同的情况或状态。在每种情况下，可以基于先前的δ值来确定推测δ值(“δS”)。例如，推测值可以通过确定从δ2到δ1的δ值变化率并且为推测δS值推断相同的(或类似的)δ变化来确定。
在情况1中，δ值显示为随时间增加—从δ2(402)到δ1(404)。如本文所讨论的，通过推断δ值将沿着线408继续增加来确定δS值(406)。在情况2中，δ值显示为随时间减小—从δ2(418)到δ1(420)。通过推断δ值将沿着线424继续减小来确定δS值(422)。在情况3中，δ值显示为从δ2(410)到δ1(412)保持相同。通过推断δ值将沿着线416保持相同来确定δS值(414)。
可以认识到的是，对于情况3，δS值不预测δ值的确定性方向。这种情况可能发生在当CDR已经成功锁定(或者非常接近锁定)到适当的时钟相位时。在这种情况下，检测到的相位差可以非常小，甚至为零，并且导致δ值没有变化。如果CDR已进入系统(至少暂时)不动的亚稳状态，也可能发生情况3。当数据相位落在滤波器的不同单位间隔(UI)之间的转换范围内时，可能会发生这种情况。在这种情况下，统计上，CDR中的相位检测器可能仅在向上方向和向下方向之间产生很小的差异。有时差别可能是零，这可能导致CDR在一个点附近徘徊，但不锁定(亚稳态)。外部对系统的干扰会导致CDR向确定的方向移动，然后CDR可能会移向真正的锁相。
在情况3中，在CDR迭代期间δ值的变化不会导致相同迭代的PI代码输出的变化。但是，这种变化会导致δ1和δ2值更新，使得它们不同(情况1或情况2)。例如，CDR周期的实际δ值(“δ0”)可能表示相对于当前δ1值的增加。对于下一次迭代，将使用之前的δ1值更新δ2值，并使用之前的δ0值更新δ1值。结果是从δ1到δ2的增加(情况1)。
从情况3的讨论可以看出，对δ值的响应的延时时间可能更高，因为在情况3中δ0值的变化可能不会导致在相应的CDR迭代期间CDR电路的输出(PI代码)的变化。对于改变后的CDR迭代，CDR电路将继续准确地跟踪δ值变化。已经认识到的是，当CDR被正确锁定时，CDR的延时时间不一定非常重要，因为捕获相位不需要改变。
表1描绘了用于产生δ选择信号的选择逻辑算法，所述δ选择信号用于控制选择电路(如参考图1的选择电路108所示)。与一些实施方式一致，选择电路可以基于来自先前CDR迭代的δ值(δ1)与当前CDR迭代的δ值(δ0)的比较来生成选择信号。由于两个值之间的该比较可以容易且快速地执行，所以选择信号可以被提供给选择电路而不需要延迟额外的周期。换句话说，选择电路的输出可以在当前CDR迭代的δ0值可用的相同周期内可用。
产生选择信号的选择标准是δ0与δ1值的比较。例如，在δ1等于δ0的每个情况下，可以同时为PI代码和状态信息选择δ1推测值。对于情况1，δ值的趋势是增加。因此，当δ0高于δ1时，选择δS(推测δ)值，当δ0低于δ1时，选择δ2值。对于情况2，情况正好相反。对于情况3：δ1＝δ2＝δS。因此，可以选择任何δ值(表1显示δ1值被选中)。
表1
图5描绘了根据本申请的实施方式的使用CDR电路的流程图。与实施方式一致，各个框可以表示由CDR电路执行的不同动作，箭头可以表示动作之间的时序流。可以认识到的是，具体的一套行动可以扩展或缩小，各种行动的顺序可以改变。
根据框502，锁相环电路可以被配置为生成和/或调整捕获时钟信号的相位。在某些实施方式中，相位调整可以被配置为与基于PI的CDR电路一起使用，其中调整涉及从具有相对相位偏移的多个时钟信号中选择时钟信号。根据框504，用于恢复发射机的相应时钟信号的数据信号可以由CDR电路来接收。也根据框504，与一些实施方式一致，所接收的数据信号可以是反串行化的串行数据信号。
根据框506，相位检测电路然后可以检测数据信号和捕捉时钟信号之间的相位差，以产生δ信号。根据框508、510和512，同时或者至少在相位检测完成之前，可以对多个δ值计算推测PI代码。如本文所讨论的，两个δ值可以来自先前的CDR迭代，第三δ值可以是基于先前数据值的推测/预测δ值。
根据框514，使用相位检测电路，可以基于检测到的相位差和先前的δ值来生成δ选择信号。根据框516，δ选择信号然后可以被提供给选择电路在第一组、第二组和第三组的PI代码之间选择。然后，根据框518，选择电路可以提供PI代码作为输出。另外，根据框518，用于生成推测PI代码的δ值可以如本文更详细地讨论的那样被更新。例如，最近确定的δ值可以变成新的δ0值，先前的δ0值可以变成新的δ1值，同时可以根据新的δ0和δ1值之间的差来计算δS值。然后可以根据模502开始下一个CDR迭代。
图6示出了一种可编程集成电路(IC)600，可以在其上实施公开的电路和进程。可编程IC也可以被称为系统芯片(SOC)，其包括现场可编程门阵列逻辑(FPGA)以及其他可编程资源。FPGA逻辑可以包括阵列中的几种不同类型的可编程逻辑块。例如，图6示出了可编程IC 600，其包括许多不同类型的可编程块，所述可编程块包括多千兆位收发器(MGTs)601、可配置逻辑块(CLB)602、随机存取存储器块(BRAM)603、输入/输出块(IOB)604、配置和时钟逻辑(CONFIG/CLOCKS)605、数字信号处理块(DSP)606、专用输入/输出块(I/O)607如时钟端口以及其他可编程逻辑608如数字时钟管理器、模数转换器、系统监视逻辑等等。在一些实施方式中，I/O可以被配置为提供CDR功能，与本文讨论的电路一致。具有FPGA逻辑的一些可编程IC还包括专用处理器块(PROC)610和内部外部重置端口(未示出)。
在一些FPGA逻辑中，每个可编程块包括可编程互连元件(INT)611，其具有去往和来自每个相邻片中的对应互连元件的标准化连接。因此，可编程互连元件一起实现用于图示的FPGA逻辑的可编程互连结构。可编程互连元件INT 611还包括去往和来自相同片内的可编程逻辑元件的连接，如图6的顶部的示例所示。
例如，CLB 602可以包括可配置逻辑元件CLE 612，其可以被编程以实现用户逻辑，加上单个可编程互连元件INT 611。BRAM 603除一个或多个可编程互连元件之外还可以包括BRAM逻辑元件(BRL)613。通常，一块片中包括的互连元件的数量取决于片的高度。在图示的实施方式中，一块BRAM片具有五个CLB的高度，但是也可以使用其他数目(例如四个)。一个DSP片606除了适当数量的可编程互连元件之外还可以包括DSP逻辑元件(DSPL)614。除了可编程互连元件INT 611的一个实例之外，IOB 604可以包括例如输入/输出逻辑元件(IOL)615的两个实例。如本领域技术人员清楚的，实际上连接到例如I/O逻辑元件615的I/O接合焊盘是使用分层在各种示出的逻辑块之上的金属来制造的，并且通常不限于输入/输出逻辑元件615的区域。
在图示的实施方式中，靠近裸片中心(图6中阴影所示)的柱状区域用于配置、时钟和其他控制逻辑。使用从列延伸的水平区域609来在可编程IC的宽度上分配时钟信号和配置信号。请注意，对“柱状”和“水平”区域的引用是相对于以纵向方向查看附图。
一些利用图6所示架构的可编程的IC包括额外的逻辑块，这些逻辑块打乱构成可编程IC的大部分的常规柱状结构。额外的逻辑块可以是可编程块和/或专用逻辑。例如，图6中所示的跨越几个CLB和BRAM的处理器块610。
需要注意的是，图6仅是示出了一个示例性的可编程IC架构。列中逻辑块的数量、列的相对宽度、列的数量和顺序、包括在列中的逻辑块的类型、逻辑块的相对大小以及包括在图6顶部的互连/逻辑的实施方式都纯粹是示例性的。例如，在实际的可编程IC中，在CLB出现的地方通常包括多于一个相邻的CLB列，以便于用户逻辑的有效实现。
本领域技术人员将认识到，多种替代的计算布置，包括配置有程序代码的一个或多个处理器和一个存储器的布置，都将适合于支持进程和数据结构来执行本文公开的功能(例如频率确定和控制功能)。另外，进程可以经由各种计算机可读的存储介质或诸如磁盘或光盘或磁带、电子存储设备的传送通道或作为通过网络的应用服务来提供。
尽管在某些情况下各个方面和特征可以在单个附图中描述，但是应当理解，即使没有明确示出组合或者明确地描述为组合，来自一个附图的特征可以与另一个图的特征相组合。
这些方法和系统被认为适用于使用CDR电路的各种系统。通过研究说明书，其他方面和特征对于本领域技术人员将是显而易见的。方法和系统的部分可以作为一个或多个被配置以执行软件的处理器、作为应用专用集成电路(ASIC)或可编程逻辑器件上的逻辑被实现。而且，本文所标识的各种电路可以共享硬件电路，如使用公共计算机处理单元或数字处理单元。这旨在说明说明书和附图仅应被认为是实施例，本申请的真实范围由权利要求指示。

Claims (15)

1.一种时钟数据恢复装置，其特征在于，所述时钟数据恢复装置包括：
相位变化确定电路，所述相位变化确定电路被配置为：
检测数据信号与时钟信号之间的相位差，以及
基于检测到的相位差生成δ信号和δ选择信号；以及
推测计算电路，所述推测计算电路包括：
第一计算电路，所述第一计算电路被配置为由所述δ信号的第一先前值生成第一组相位内插PI代码，
第二计算电路，所述第二计算电路被配置为由所述δ信号的第二先前值生成第二组PI代码，
第三计算电路，所述第三计算电路被配置为由所述δ信号的推测值生成第三组PI代码，所述δ信号的推测值是基于所述δ信号的第一先前值和第二先前值；以及
选择电路，所述选择电路被配置为响应于所述δ选择信号，在所述第一、第二和第三组PI代码之间选择以提供作为所述时钟数据恢复装置的输出的选择。
2.根据权利要求1所述的装置，其特征在于，所述推测计算电路被配置以：
向所述第一计算电路提供来自于所述时钟数据恢复装置的先前迭代的δ信号值，以用作所述δ信号的第一先前值；以及
向所述第二计算电路提供来自于所述时钟数据恢复装置的先前迭代之前的迭代的δ信号值，以用作所述δ信号的第二先前值。
3.根据权利要求1所述的装置，其特征在于，所述推测计算电路被进一步配置为通过来自所述δ信号的第一和第二先前值的线性推断来计算所述δ信号的推测值。
4.根据权利要求1所述的装置，其特征在于，所述推测计算电路被进一步配置为通过来自所述δ信号的第一和第二先前值以及来自附加δ值的非线性推断来计算所述δ信号的推测值。
5.根据权利要求1所述的装置，其特征在于，所述相位变化确定电路被进一步配置为通过将所述δ信号的第一先前值与时钟数据恢复装置当前迭代的δ信号的值进行比较，来生成所述δ选择信号。
6.根据权利要求1所述的装置，其特征在于，所述第一、第二和第三计算电路中的每一个均被配置为生成各自的状态信息。
7.根据权利要求1所述的装置，其特征在于：
所述相位变化确定电路包括多个Bang-Bang型鉴相器，所述Bang-Bang型鉴相器被配置为检测所述数据信号的反串行化数据与所述时钟信号之间的相位差异；以及
所述相位变化确定电路被配置为对来自多个Bang-Bang型鉴相器的结果进行求和。
8.一种使用时钟数据恢复电路来恢复数据信号的时钟信号的方法，其特征在于，所述方法包括：
检测所述数据信号和时钟信号之间的相位差；
基于检测到的相位差，生成δ信号和δ选择信号；
由所述δ信号的第一先前δ值生成第一组相位内插PI代码；
由所述δ信号的第二先前δ值生成第二组PI代码；
由所述δ信号的推测δ值生成第三组PI代码，所述δ信号的推测δ值基于所述δ信号的第一先前值和第二先前值；以及
响应于所述δ选择信号，在所述第一、第二和第三组PI代码之间选择以提供作为所述时钟数据恢复电路的输出的选择。
9.根据权利要求8所述的方法，其特征在于，所述δ信号的第一先前值对应于来自所述时钟数据恢复电路的先前迭代的δ信号值，而所述δ信号的第二先前值对应于来自所述时钟数据恢复电路的先前迭代之前的迭代的δ信号值。
10.根据权利要求8所述的方法，其特征在于，所述方法还包括使用来自所述δ信号的第一和第二先前值的线性推断来计算所述δ信号的推测δ值。
11.根据权利要求8所述的方法，其特征在于，所述方法还包括使用来自所述δ信号的第一和第二先前值以及来自附加δ值的非线性推断来计算所述δ信号的推测δ值。
12.根据权利要求8所述的方法，其特征在于，生成所述δ选择信号是基于所述δ信号的第一先前值与当前迭代的所述δ信号的值的比较。
13.根据权利要求8所述的方法，其特征在于，所述方法还包括生成所述δ信号的第一先前值、所述δ信号的第二先前值以及所述δ信号的推测δ值的状态信息。
14.根据权利要求8所述的方法，其特征在于，所述方法还包括：
使用多个Bang-Bang型鉴相器来检测所述数据信号的反串行化数据与所述时钟信号之间的相位差；以及
对来自多个Bang-Bang型鉴相器的结果求和。
15.根据权利要求8所述的方法，其特征在于，所述方法还包括：
响应于所述推测δ值超出δ变化的阈值，缩放所述δ信号的第一先前δ值；以及
响应于所述推测δ值超出所述δ变化的阈值，缩放所述δ信号的第二先前δ值。
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