CN109936365B

CN109936365B - 小数分频锁相环锁定检测方法及其系统

Info

Publication number: CN109936365B
Application number: CN201910257380.XA
Authority: CN
Inventors: 蒋德军
Original assignee: Shanghai Anlogic Information Technology Co ltd
Current assignee: Shanghai Anlu Information Technology Co.,Ltd.
Priority date: 2019-04-01
Filing date: 2019-04-01
Publication date: 2021-02-02
Anticipated expiration: 2039-04-01
Also published as: CN109936365A

Abstract

本申请涉及集成电路领域，公开了一种小数分频锁相环锁定检测方法及其系统。该方法包括用该压控振荡器输出的第一时钟对输入该锁相环的参考时钟进行采样后得到采样信号，其中该第一时钟频率高于该参考时钟；将该采样信号作为基准时钟，采样计算N个基准时钟周期内的该分频器的计数器的过零状态值和计数值，所述计数值是在所述N个基准时钟周期内所述第一时钟的周期个数，其中N≥1；以及根据该过零状态值和该分频器的输入分频比确定该锁相环的锁定状态。本申请实施方式中对小数锁相环锁定状态检测的检测速度快、准确率高。

Description

小数分频锁相环锁定检测方法及其系统

技术领域

本申请涉及集成电路领域，特别涉及小数分频锁相环锁定检测技术。

背景技术

FPGA(Field－Programmable Gate Array)，即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。FPGA可随意定制内部逻辑的阵列，并且可以在用户现场进行即时编程，以修改内部的硬件逻辑，从而实现任意逻辑功能。FPGA为了实现任意的逻辑功能满足不同应用场合，需要内部时钟系统能够提供丰富的时钟资源。FPGA内部集成的锁相环为了能够提供丰富的时钟资源，大多支持小数分频模式。锁相环内部的分频器是一个整数分频器，为了实现小数分频，需要使得分频器的输入分频比是不断变化的，使其平均值是一个小数，通常采用SDM来实现。采用小数分频模式，锁相环的鉴频鉴相器和反馈时钟的频率是在不断变化的，所以不能采用传统的锁定检测方法，设计一种适用于小数分频锁相环的锁定检测方法显得至关重要。

发明内容

本申请的目的在于提供一种小数分频锁相环锁定检测方法及其系统，解决了传统的锁定检测方法无法满足小数分频锁相环的锁定检测的问题。

本申请公开了一种小数分频锁相环锁定检测方法，所述锁相环包括压控振荡器和计数器模式分频器，所述方法包括：

用所述压控振荡器输出的第一时钟对输入所述锁相环的参考时钟进行采样后得到采样信号，其中所述第一时钟频率高于所述参考时钟；

将所述采样信号作为基准时钟，采样计算N个基准时钟周期内的所述分频器的计数器的过零状态值和计数值，所述计数值是在所述N个基准时钟周期内所述第一时钟的周期个数，其中N≥1；

根据所述过零状态值和计数值，以及所述分频器的输入分频比判断所述锁相环的锁定状态。

在一个优选例中，所述根据所述过零状态值和计数值，以及所述分频器的输入分频比判断所述锁相环的锁定状态，进一步包括：

当N>1时，计算N个连续基准时钟周期内的所述分频器的计数器的过零状态值和计数值的比值；

计算该比值和所述分频器的输入分频比的差值；

如果该差值在预设阈值内，则所述锁相环处于锁定状态，否则未处于失锁状态。

当N＝1时，计算一个所述基准时钟周期内的所述分频器的计数器的过零状态值和计数值的比值；

计算该比值和所述分频器的输入分频比的差值，如果该差值在预设阈值内，则所述锁相环的锁定状态位为1，否则所述锁相环的锁定状态位为0；

将M个连续基准时钟周期内的锁定状态位进行累加，其中M>2；

根据该累加的值判断所述锁相环的锁定状态。

在一个优选例中，所述根据该累加的值判断所述锁相环的锁定状态，进一步包括：

对于处于锁定状态的锁相环，只有在所述累加的值大于预设值时，才判决为不锁定，对于处于失锁状态的锁相环，只有在所述累加的值为零时，才能指示重新进入锁定状态。

在一个优选例中，所述锁相环还包括鉴相器和环路滤波器。

本申请还公开了一种小数分频锁相环锁定检测系统所述小数分频锁相环包括压控振荡器和计数器模式分频器，所述系统包括：

采样模块，用于用所述压控振荡器输出的第一时钟对输入所述锁相环的参考时钟进行采样后得到采样信号，其中所述第一时钟频率高于所述参考时钟；

计算模块，用于将所述采样模块输出的所述采样信号作为基准时钟，采样计算N个基准时钟周期内的所述分频器的计数器的过零状态值和计数值，所述计数值是在所述N个基准时钟周期内所述第一时钟的周期个数，其中N≥1，以及根据所述计算模块输出的所述过零状态值和计数值及所述分频器的输入分频比确定所述锁相环的锁定状态。

在一个优选例中，所述计算模块还用于，当N>1时，计算N个连续基准时钟周期内的所述分频器的计数器的过零状态值和计数值的比值，计算该比值和所述分频器的输入分频比的差值，以及如果该差值在预设阈值内，则所述锁相环处于锁定状态，否则未处于失锁状态。

在一个优选例中，所述计算模块还用于，当N＝1时，计算一个所述基准时钟周期内的所述分频器的计数器的过零状态值和计数值的比值，计算该比值和所述分频器的输入分频比的差值，如果该差值在预设阈值内，则所述锁相环的锁定状态位为1，否则所述锁相环的锁定状态位为0，将M个连续基准时钟周期内的锁定状态位进行累加，其中M>2，以及根据该累加的值判断所述锁相环的锁定状态。

在一个优选例中，所述计算模块还用于，对于处于锁定状态的锁相环，只有在所述累加的值大于预设值时，才判决为不锁定，对于处于失锁状态的锁相环，只有在所述累加的值为零时，才能指示重新进入锁定状态。

在一个优选例中，所述锁相环还包括鉴相器和环路滤波器。

本申请实施方式中，用压控振荡器输出的第一时钟对输入锁相环的参考时钟进行采样得到采样信号，使参考时钟同步到该第一时钟的时钟域中，由于该第一时钟频率高于该参考时钟，检测速度更快，能更早的判定锁相环是否锁定。

进一步地，将该采样信号作为基准时钟来采样计算N个连续基准时钟周期内的所述分频器的计数器的过零个数和计数值，通过将该过零个数和计数值的比值，并将该比值和N个连续基准时钟周期内锁相环的分频器的输入分频比累加值相减来判断所述锁相环的锁定状态。例如，将一次统计的同步后的参考时钟时钟周期对应的压控振荡器的时钟周期个数和分频器的输入分频比Ndiv相减，相减后的差值完取绝对值得到ERR，将ERR与设定的阈值Nth进行比较，当ERR≥Nth时，锁定状态位＝1；ERR＜Nth时，锁定状态位＝0，然后对连续N个参考时钟周期的锁定状态位通过累加器进行累加得到累加值，对于当前处于锁定状态的锁相环，只有在该累加值大于预设值时，才能判决为不锁定，以及对于当前处于失锁状态的锁相环，只有在该累加值为零时，才能判决为重新进入锁定状态，判断锁定状态的准确率高。

本申请的说明书中记载了大量的技术特征，分布在各个技术方案中，如果要罗列出本申请所有可能的技术特征的组合(即技术方案)的话，会使得说明书过于冗长。为了避免这个问题，本申请上述发明内容中公开的各个技术特征、在下文各个实施方式和例子中公开的各技术特征、以及附图中公开的各个技术特征，都可以自由地互相组合，从而构成各种新的技术方案(这些技术方案均因视为在本说明书中已经记载)，除非这种技术特征的组合在技术上是不可行的。例如，在一个例子中公开了特征A+B+C，在另一个例子中公开了特征A+B+D+E，而特征C和D是起到相同作用的等同技术手段，技术上只要择一使用即可，不可能同时采用，特征E技术上可以与特征C相组合，则，A+B+C+D的方案因技术不可行而应当不被视为已经记载，而A+B+C+E的方案应当视为已经被记载。

附图说明

图1是根据本申请第一实施方式的小数分频锁相环锁定检测方法流程示意图

图2是根据本申请一种小数分频锁相环的结构示意图

图3是根据本申请第二实施方式的小数分频锁相环锁定检测系统流程示意图

具体实施方式

在以下的叙述中，为了使读者更好地理解本申请而提出了许多技术细节。但是，本领域的普通技术人员可以理解，即使没有这些技术细节和基于以下各实施方式的种种变化和修改，也可以实现本申请所要求保护的技术方案。

部分概念的说明：

积分-微分调制：sigma-delta modulation，简称：SDM。

锁相环：Phase Locked Loop，简称：PLL。

鉴频鉴相器：Phase Frequency Detector,简称：PFD。

为使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请的实施方式作进一步地详细描述。

本申请的第一实施方式涉及一种小数分频锁相环锁定检测方法，该锁相环包括压控振荡器和计数器模式分频器，该方法的流程如图1所示，其包括以下步骤：

开始，进入步骤101，用该压控振荡器输出的第一时钟对输入该锁相环的参考时钟进行采样后得到采样信号，其中该第一时钟频率高于该参考时钟。

之后，进入步骤102，将该采样信号作为基准时钟，采样计算N个基准时钟周期内的该分频器的计数器的过零状态值和计数值，该计数值是在所述N个基准时钟周期内该第一时钟的周期个数，其中N≥1。

之后，进入步骤103，根据该过零状态值和计数值，以及该分频器的输入分频比判断该锁相环的锁定状态。

在一个实施例中，该步骤103进一步包括以下步骤：开始，当N>1时，计算N个连续基准时钟周期内的该分频器的计数器的过零状态值和计数值的比值，之后，计算该比值和该分频器的输入分频比的差值，之后，如果该差值在预设阈值内，则该锁相环处于锁定状态，否则未处于失锁状态。

在一个实施例中，该步骤103进一步包括以下步骤：开始，当N＝1时，计算一个该基准时钟周期内的该分频器的计数器的过零状态值和计数值的比值，之后，计算该比值和该分频器的输入分频比的差值，如果该差值在预设阈值内，则该锁相环的锁定状态位为1，否则该锁相环的锁定状态位为0，之后，将M个连续基准时钟周期内的锁定状态位进行累加，其中M>2，之后，根据该累加的值判断该锁相环的锁定状态。

可选地，该根据该累加的值判断该锁相环的锁定状态，进一步包括：对于处于锁定状态的锁相环，只有在该累加的值大于预设值时，才判决为不锁定，对于处于失锁状态的锁相环，只有在该累加的值为零时，才能指示重新进入锁定状态。

在一个实施例中，该分频器的计数器包括累加寄存器，用于记录该计数器的过零状态。可选地，该累加寄存器可以设置为每隔一个该基准时钟周期清零一次。可选地，该累加寄存器可以设置为每隔N个该基准时钟周期清零一次，其中N>1。

可选地，该小数分频锁相环还包括鉴相器和环路滤波器。图2为该小数分频锁相环的一个具体实施例示意图。

本申请的第二实施方式涉及一种小数分频锁相环锁定检测系统，该小数分频锁相环包括压控振荡器和计数器模式分频器，该系统的结构如图3所示，其包括采样模块、计算模块。其中该采样模块用于用该压控振荡器输出的第一时钟对输入该锁相环的参考时钟进行采样后得到采样信号，其中该第一时钟频率高于该参考时钟；该计算模块用于将该采样模块输出的该采样信号作为基准时钟，采样计算N个基准时钟周期内的该分频器的计数器的过零状态值和计数值，该计数值是在所述N个基准时钟周期内该第一时钟的周期个数，其中N≥1，以及根据该计算模块输出的该过零状态值和计数值及该分频器的输入分频比确定该锁相环的锁定状态。

在一个实施例中，该计算模块还用于，当N>1时，当N>1时，计算N个连续基准时钟周期内的该分频器的计数器的过零状态值和计数值的比值，计算该比值和该分频器的输入分频比的差值，以及如果该差值在预设阈值内，则该锁相环处于锁定状态，否则未处于失锁状态。

在一个实施例中，该计算模块还用于，当N＝1时，计算一个该基准时钟周期内的该分频器的计数器的过零状态值和计数值的比值，计算该比值和该分频器的输入分频比的差值，如果该差值在预设阈值内，则该锁相环的锁定状态位为1，否则该锁相环的锁定状态位为0，将M个连续基准时钟周期内的锁定状态位进行累加，其中M>2，以及根据该累加的值判断该锁相环的锁定状态。

第一实施方式是与本实施方式相对应的方法实施方式，第一实施方式中的技术细节可以应用于本实施方式，本实施方式中的技术细节也可以应用于第一实施方式。

本申请的第三实施方式涉及一种芯片，包括本申请第二实施方式涉及的小数分频锁相环锁定检测系统的所有技术细节，以及产生的有益技术效果。

为了能够更好地理解本申请的技术方案，下面结合一个具体的例子来进行说明，该例子中罗列的细节主要是为了便于理解，不作为对本申请保护范围的限制。

该示例涉及一种小数分频锁相环的检测方法和检测系统。

该检测方法包括以下步骤1～步骤3：

步骤1：振荡器时钟同步参考时钟获得同步的参考时钟。锁相环的反馈分频器采样计数器模式。同步的参考时钟和分频器的数据都是同步在振荡器时钟域上，可以利用同步的参考时钟采样分频器的数据。

步骤2：采样得到的分频器数据，根据采样数据过零个数分类统计得到同步的参考时钟周期和振荡器时钟周期的比值Ncount。再将计算得到的Ncount和分频器的输入设置Ndiv相减，对差值进行判断，得出一个参考时钟周期的锁定状态位。

步骤3：将一个参考时钟周期的锁定状态位进行若干个周期的累加，利用累加值来判决锁相环的锁定状态。

该检测系统包括采样模块、计算模块，具体实现过程为：用采样模块利用振荡器高速时钟同步鉴频鉴相器输入的参考时钟，再用同步后的参考时钟采样锁相环反馈回路的计数器模式分频器。采样得到计数器的过零状态计数值。用计算模块计算计数器的过零个数，并分类统计同步后的参考时钟时钟周期对应的振荡器时钟周期个数Ncount，然后将统计的Ncount和分频器的输入分频Ndiv相减，减完取绝对值得到ERR，根据ERR范围判断锁相环振荡器频率是否在预定阈值，决定一个参考时钟周期的锁定状态位lock_det_error(1或0)，然后将连续N个参考时钟周期的锁定状态位累加，最后对N个参考时钟周期的锁定状态位累加值判断锁相环锁定状态。

需要说明的是，在本专利的申请文件中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。本专利的申请文件中，如果提到根据某要素执行某行为，则是指至少根据该要素执行该行为的意思，其中包括了两种情况：仅根据该要素执行该行为、和根据该要素和其它要素执行该行为。多个、多次、多种等表达包括2个、2次、2种以及2个以上、2次以上、2种以上。

在本申请提及的所有文献都被认为是整体性地包括在本申请的公开内容中，以便在必要时可以作为修改的依据。此外应理解，在阅读了本申请的上述公开内容之后，本领域技术人员可以对本申请作各种改动或修改，这些等价形式同样落于本申请所要求保护的范围。

Claims

1.一种小数分频锁相环锁定检测方法，所述锁相环包括压控振荡器和计数器模式分频器，其特征在于，所述方法包括：

根据所述过零状态值和计数值，以及所述分频器的输入分频比判断所述锁相环的锁定状态，其中，本步骤进一步包括以下子步骤：当N>1时，计算N个连续基准时钟周期内的所述分频器的计数器的过零状态值和计数值的比值，计算该比值和所述分频器的输入分频比的差值，如果该差值在预设阈值内则所述锁相环处于锁定状态，否则处于失锁状态，以及，当N＝1时，计算一个所述基准时钟周期内的所述分频器的计数器的过零状态值和计数值的比值，计算该比值和所述分频器的输入分频比的差值，如果该差值在预设阈值内则所述锁相环的锁定状态位为1，否则所述锁相环的锁定状态位为0，将M个连续基准时钟周期内的锁定状态位进行累加，其中M>2，根据该累加的值判断所述锁相环的锁定状态。

2.如权利要求1所述的方法，其特征在于，所述根据该累加的值判断所述锁相环的锁定状态，进一步包括：

3.如权利要求1或2所述的方法，其特征在于，所述锁相环还包括鉴相器和环路滤波器。

4.一种小数分频锁相环锁定检测系统，所述小数分频锁相环包括压控振荡器和计数器模式分频器，其特征在于，所述系统包括：

计算模块，用于将所述采样模块输出的所述采样信号作为基准时钟，采样计算N个基准时钟周期内的所述分频器的计数器的过零状态值和计数值，所述计数值是在所述N个基准时钟周期内所述第一时钟的周期个数，其中N≥1，以及根据所述计算模块输出的所述过零状态值和计数值及所述分频器的输入分频比确定所述锁相环的锁定状态，进一步地，当N>1时，计算N个连续基准时钟周期内的所述分频器的计数器的过零状态值和计数值的比值，计算该比值和所述分频器的输入分频比的差值，如果该差值在预设阈值内则所述锁相环处于锁定状态，否则处于失锁状态，以及，当N＝1时，计算一个所述基准时钟周期内的所述分频器的计数器的过零状态值和计数值的比值，计算该比值和所述分频器的输入分频比的差值，如果该差值在预设阈值内则所述锁相环的锁定状态位为1，否则所述锁相环的锁定状态位为0，将M个连续基准时钟周期内的锁定状态位进行累加，其中M>2，根据该累加的值判断所述锁相环的锁定状态。

5.如权利要求4所述的系统，其特征在于，所述计算模块还用于，对于处于锁定状态的锁相环，只有在所述累加的值大于预设值时，才判决为不锁定，对于处于失锁状态的锁相环，只有在所述累加的值为零时，才能指示重新进入锁定状态。

6.如权利要求4或5所述的系统，其特征在于，所述锁相环还包括鉴相器和环路滤波器。