KR20180031015A

KR20180031015A - 클럭 복구 회로

Info

Publication number: KR20180031015A
Application number: KR1020187004121A
Authority: KR
Inventors: 유 수; 요한 프란스; 군-영 장
Original assignee: 자일링크스 인코포레이티드
Priority date: 2015-07-09
Filing date: 2016-03-04
Publication date: 2018-03-27
Also published as: EP3320645B1; JP6561195B2; US9379880B1; JP2018525898A; WO2017007517A1; EP3320645A1; CN107836094B; CN107836094A; KR102465327B1

Abstract

클럭 데이터 복구는, 캡처 클럭과 데이터 신호 사이의 검출된 페이즈 차들에 기반하여, 델타 신호 및 델타 선택 신호 생성하는 페이즈 변화 결정 회로(102)를 사용하여 달성될 수 있다. 추정적 계산 회로(118)는 델타 신호의 이전 및 추정적 값들로부터 PI(phase interpolation) 코드들의 세트를 생성한다. 선택 회로(108)는, 델타 선택 신호에 대한 응답으로, 클럭 데이터 복구 디바이스의 출력으로서 제공되는 PI 코드들의 세트들 중 어느 하나를 선택한다.

Description

클럭 복구 회로

본 개시내용은 일반적으로 클럭 및 데이터 복구 회로들에 관한 것으로, 더 상세하게는, 추정적 계산(speculative calculation)들을 사용하여, 수신된 데이터로부터 클럭 신호를 복구하도록 구성된 회로 경로에 대한 회로들에 관한 것이다.

CDR(clock and data recovery) 회로들은 수신된 데이터로부터 동기화된 클럭 신호를 생성하기 위해 다양한 통신 프로토콜들과 함께 사용될 수 있다. CDR 회로들은 개별적 전용 클럭 신호 없이 고속 데이터 스트림이 전송되는 것을 허용할 수 있다. 예컨대, CDR 회로는 아날로그 영역에서 수신된 데이터로부터 클럭 신호 타이밍들(페이즈(phase) 및 주파수)을 추론하고, PLL(phase locked loop) 또는 DLL(delay locked loop)에 대해 직접적으로 조정하도록 구성될 수 있다. 특정 타입들의 CDR 회로들은, 참조 클럭 신호들의 세트가 상이한 페이즈들을 생성하기 위해 사용되는 PI(phase interpolation)에 기반하도록 구성될 수 있다. CDR 회로는 수신된 데이터에 기반하여 적절한 클럭 신호 페이즈들을 선택한다. PLD(programmable logic device)들을 포함하는(그러나, 이들로 제한되는 것은 아님) CDR 회로들을 사용할 수 있는 다양한 상이한 적용들이 존재한다.

PLD들은 특정된 로직 기능들을 수행하도록 프로그래밍될 수 있는 잘-알려진 타입의 프로그래밍가능한 IC(integrated circuit)이다. 한 타입의 PLD인 FPGA(field programmable gate array)는 통상적으로 프로그래밍가능한 타일들의 어레이를 포함한다. 이 프로그래밍가능한 타일들은, 예컨대, IOB(input/output block)들, CLB(configurable logic block)들, 전용 랜덤 액세스 메모리 블록들(BRAM), 곱셈기들, DSP(digital signal processing block)들, 프로세서들, 클럭 매니저들, DLL(delay locked loop)들, 버스 또는 네트워크 인터페이스들, 이를테면, PCIe(Peripheral Component Interconnect Express) 및 이더넷 등을 포함할 수 있는 다양한 타입들의 로직 블록들을 포함한다.

각각의 프로그래밍가능한 타일은 프로그래밍가능한 상호연결 및 프로그래밍가능한 로직 둘 모두를 포함할 수 있다. 프로그래밍가능한 상호연결은 통상적으로, PIP(programmable interconnect point)들에 의해 상호연결된 가변 길이들의 많은 수의 상호연결 라인들을 포함한다. 프로그래밍가능한 로직은, 예컨대, 기능 생성기들, 레지스터들, 산술 로직 등을 포함할 수 있는 프로그래밍가능한 엘리먼트들을 사용하여 사용자 설계의 로직을 구현한다.

프로그래밍가능한 상호연결 및 프로그래밍가능한 로직은 종종 프로그래밍가능한 엘리먼트들이 어떻게 구성되는지를 정의하는 내부 구성 메모리 셀들로 구성 데이터의 스트림을 로딩함으로써 프로그래밍된다. 구성 데이터는 메모리로부터(예컨대, 외부 PROM으로부터) 판독되거나 또는 외부 디바이스에 의해 FPGA에 기록될 수 있다. 그런 다음, 개별 메모리 셀들의 총괄적 상태들은 FPGA의 기능을 결정한다.

다양한 구현들에서, CDR 회로들의 내부 지연 또는 레이턴시는 시스템 성능에 상당한 영향을 미칠 수 있다. 낮은 레이턴시를 가지는, 수신된 데이터로부터 페이즈 제어 신호들을 제공하도록 구성된 CDR 회로는 그러한 문제들을 처리하기 위해 유용할 수 있다.

특정 구현들은 페이즈 변화 결정 회로를 포함하는 클럭 데이터 복구 디바이스와 관련되고, 페이즈 변화 결정 회로는, 데이터 신호와 클럭 신호 사이의 페이즈 차를 검출하고; 그리고 검출된 페이즈 차에 기반하여, 델타 신호 및 델타 선택 신호를 생성하도록 구성된다. 추정적 계산 회로는, 델타 신호의 제1 이전 값으로부터 PI(phase interpolation) 코드들의 제1 세트를 생성하도록 구성된 제1 계산 회로; 델타 신호의 제2 이전 값으로부터 PI 코드들의 제2 세트를 생성하도록 구성된 제2 계산 회로; 델타 신호의 제1 이전 값 및 제2 이전 값에 기반하는 델타 신호의 추정적 값으로부터, PI 코드들의 제3 세트를 생성하도록 구성된 제3 계산 회로; 및 델타 선택 신호에 대한 응답으로, 클럭 데이터 복구 디바이스의 출력으로서의 선택을 제공하기 위해, PI 코드들의 제1 세트, PI 코드들의 제2 세트 및 PI 코드들의 제3 세트 중 어느 하나를 선택하도록 구성된 선택 회로를 포함할 수 있다.

선택적으로, 추정적 계산 회로는, 델타 신호의 제1 이전 값으로서 사용하기 위해 클럭 데이터 복구 디바이스의 이전 반복으로부터의 델타 신호 값을 제1 계산 회로에 제공하도록 구성될 수 있다.

선택적으로, 추정적 계산 회로는, 델타 신호의 제2 이전 값으로서 사용하기 위해 클럭 데이터 복구 디바이스의 이전 반복 이전의 반복으로부터의 델타 신호 값을 제2 계산 회로에 제공하도록 구성될 수 있다.

선택적으로, 추정적 계산 회로는, 델타 신호의 제1 이전 값 및 제2 이전 값으로부터 선형 프로젝션(linear projection)에 의해 델타 신호의 추정적 값을 계산하도록 추가로 구성될 수 있다.

선택적으로, 추정적 계산 회로는, 델타 신호의 제1 이전 값 및 제2 이전 값으로부터, 그리고 추가적 델타 값들로부터, 비-선형 프로젝션(non-linear projection)에 의해 델타 신호의 추정적 값을 계산하도록 추가로 구성될 수 있다.

선택적으로, 페이즈 변화 결정 회로는, 클럭 데이터 복구 디바이스의 현재 반복에 대한 델타 신호의 값과 델타 신호의 제1 이전 값의 비교에 의해 델타 선택 신호를 생성하도록 추가로 구성될 수 있다.

선택적으로, 제1 계산 회로, 제2 계산 회로 및 제3 계산 회로 각각은 개개의 상태 정보를 생성하도록 구성될 수 있다.

선택적으로, 페이즈 변화 결정 회로는, 클럭 신호 및 데이터 신호의 역직렬화(deserialize)된 데이터 사이의 페이즈 차들을 검출하도록 구성된 복수의 뱅-뱅(bang-bang) 페이즈 검출기들을 포함한다.

선택적으로, 페이즈 변화 결정 회로는 복수의 뱅-뱅 페이즈 검출기들로부터의 결과들을 합산하도록 구성될 수 있다.

다양한 구현들은 클럭 데이터 복구 회로를 사용하여 데이터 신호에 대한 클럭 신호를 복구하기 위한 방법과 관련된다. 방법은, 데이터 신호와 클럭 신호 사이의 페이즈 차를 검출하는 단계; 검출된 페이즈 차에 기반하여, 검출된 페이즈 차에 기반하는 델타 선택 신호 및 델타 신호를 생성하는 단계; 델타 신호의 제1 이전 델타 값으로부터 PI(phase interpolation) 코드들의 제1 세트를 생성하는 단계; 델타 신호의 제2 이전 델타 값으로부터 PI 코드들의 제2 세트를 생성하는 단계; 델타 신호의 제1 이전 값 및 제2 이전 값에 기반하는 델타 신호의 추정적 델타 값으로부터, PI 코드들의 제3 세트를 생성하는 단계; 및 델타 선택 신호에 대한 응답으로, 클럭 데이터 복구 회로의 출력으로서의 선택을 제공하기 위해, PI 코드들의 제1 세트, PI 코드들의 제2 세트 및 PI 코드들의 제3 세트 중 어느 하나를 선택하는 단계를 포함한다.

선택적으로, 델타 신호의 제1 이전 값은 클럭 데이터 복구 회로의 이전 반복으로부터의 델타 신호 값에 대응할 수 있다.

선택적으로, 델타 신호의 제2 이전 값은 클럭 데이터 복구 회로의 이전 반복 이전의 반복으로부터의 델타 신호에 대응할 수 있다.

선택적으로, 방법은 델타 신호의 제1 이전 값 및 제2 이전 값으로부터 선형 프로젝션을 사용하여 델타 신호의 추정적 델타 값을 계산하는 단계를 더 포함할 수 있다.

선택적으로, 방법은 델타 신호의 제1 이전 값 및 제2 이전 값으로부터, 그리고 추가적 델타 값들로부터, 비-선형 프로젝션을 사용하여 델타 신호의 추정적 델타 값을 계산하는 단계를 더 포함할 수 있다.

선택적으로, 델타 선택 신호를 생성하는 단계는, 현재 반복에 대한 델타 신호의 값과 델타 신호의 제1 이전 값의 비교에 기반할 수 있다.

선택적으로, 방법은, 델타 신호의 제1 이전 값, 델타 신호의 제2 이전 값, 및 델타 신호의 추정적 델타 값에 대한 상태 정보를 생성하는 단계를 더 포함할 수 있다.

선택적으로, 방법은, 클럭 신호 및 데이터 신호의 역직렬화된 데이터 사이의 페이즈 차들을 검출하기 위해 복수의 뱅-뱅 페이즈 검출기들을 사용하는 단계를 더 포함할 수 있다.

선택적으로, 방법은 복수의 뱅-뱅 페이즈 검출기들로부터의 결과들을 합산하는 단계를 더 포함할 수 있다.

선택적으로, 방법은, 추정적 델타 값이 델타 변화에 대한 임계 값을 초과하는 것에 대한 응답으로, 델타 신호의 제1 이전 델타 값을 스케일링하는 단계를 더 포함할 수 있다.

선택적으로, 방법은, 추정적 델타 값이 델타 변화에 대한 임계 값을 초과하는 것에 대한 응답으로, 델타 신호의 제2 이전 델타 값을 스케일링하는 단계를 더 포함할 수 있다.

다른 특징들은 다음의 상세한 설명 및 청구항들의 고려사항으로부터 인식될 수 있다.

방법, 디바이스 및 시스템의 다양한 양상들 및 특징들은 다음의 상세한 설명의 리뷰 시에 그리고 도면들의 참조 시에 명백해질 것이다.
도 1은 본 개시내용의 구현들에 따른, (페이즈 보간) 코드들의 추정적 계산들을 가지는 CDR 회로에 대한 블록 다이어그램을 도시한다.
도 2는 다양한 구현들에 따른, 추정적 컴퓨테이션들과 함께 사용할 페이즈 검출 회로에 대한 블록 다이어그램을 도시한다.
도 3은 본 개시내용의 구현들에 따른, CDR 회로를 포함하는 시스템에 대한 블록 다이어그램을 도시한다.
도 4는 본 개시내용의 구현들에 따른, 가능한 델타 신호 값들의 그래프를 도시한다.
도 5는 본 개시내용의 구현들에 따른, CDR 회로와 함께 사용할 흐름도를 도시한다.
도 6은 개시되는 회로들 및 프로세스들이 구현될 수 있는 프로그래밍가능한 IC(integrated circuit)(600)를 도시한다.

다음의 설명에서, 본원에서 제시되는 특정 예들을 설명하기 위해 다수의 특정 세부사항들이 기술된다. 그러나, 당업자에게, 하나 또는 그 초과의 다른 예들 및/또는 이러한 예들의 변형들이 아래에서 주어지는 모든 특정 세부사항들 없이 실시될 수 있다는 것이 명백해야 한다. 다른 사례들에서, 잘 알려진 특징들은 본원에서의 예들의 설명을 모호하게 하지 않기 위해 상세하게 설명되지 않았다. 예시의 용이함을 위해, 동일한 참조 번호들이 동일한 엘리먼트들 또는 동일한 엘리먼트의 추가적 사례들을 지칭하기 위해 상이한 다이어그램들에서 사용될 수 있다.

다양한 구현들은, 추정적 값들을 사용하지 않는 CDR 회로들에 비해 감소된 수의 사이클들을 가지는, 수신된 데이터로부터 페이즈 제어 신호들을 제공하도록 구성된 CDR(clock data recovery) 회로와 관련된다. 사이클들의 수는 CDR 회로 내에서 내부 계산들을 위해 사용되는 델타 신호에 대한 값들을 추정하는 것에 의한 것일 수 있다. 이것은 신호 및 데이터 프로세싱에서 직렬 지연들을 겪는 CDR 회로들과는 대조적이다. 본원에서 논의되는 바와 같이, 델타 신호는 페이즈 검출 회로에 의해 결정되는 바와 같이, 캡처 클럭 신호의 페이즈 누산기에 대한 증분적 변화를 나타낼 수 있다. 특정 구현들은 페이즈 제어 신호들이 단일 사이클 내에서 이용가능해지게 허용한다. 상이한 델타 신호 값들에 대한 페이즈 제어 신호들이 생성될 수 있고, 일단 실제 델타 신호 값이 CDR 회로에 의해 결정되면, 원하는 페이즈 제어 신호들이 선택될 수 있다. 특정 구현들에서, 페이즈 제어 신호들은 클럭 신호를 수신된 데이터와 동기화하기 위해 상이한 페이즈들을 선택하기 위하여 사용되는 PI(phase-interpolation) 코드들일 수 있다. 일부 구현들에서, 델타 신호는 클럭 주파수 조정 컴포넌트를 제공하기 위해 구성된 주파수 경로 회로로부터의 데이터를 포함할 수 있다. 본원에서 사용되는 바와 같이, "사이클들"이라는 용어는 CDR 회로 내에 중간 데이터를 저장하기 위해 사용되는 참조 클럭 신호와 관련된다.

추정적 PI 코드들을 생성하기 위해 추정적 델타 신호들을 사용하는 것은, PI 코드 생성이, (실제) 델타 신호 결정으로부터 적어도 부분적으로 커플링해제되게 허용한다. 이것은, 본원에서 더 상세하게 논의되는 바와 같이, 실제 델타 신호 결정이 페이즈 차들의 검출 및 스텝 값의 결정과 같은 시간 소비적 프로세스들을 포함할 수 있기 때문에, 유용할 수 있다. 검출된 페이즈 차들 및 스텝 값의 계산으로부터 추정적 PI 코드들의 생성을 커플링해제함으로써, 대응하는 추정적 PI 코드들의 계산들이 (예컨대, 실제 델타 신호 값의 지식 없이) 더 이전에 수행될 수 있다. 특정 구현들에서, 알려진 델타 값으로부터의 PI 코드들의 계산은 추가적 CDR 사이클을 요구하는데 충분한 시간이 걸릴 수 있다. 따라서, 추정적 델타 신호 값들로부터의 PI 코드들의 추정적 생성은 CDR 회로의 전체 레이턴시를 감소시키기 위해 사용될 수 있다.

특정 구현들은 페이즈 경로 회로를 포함하는 CDR 회로와 관련된다. 페이즈 경로 회로(또는 단지 "페이즈 경로")는 데이터 신호 및 클럭 신호를 수신하도록 구성된다. 페이즈 경로 회로는, 클럭 신호에 대한 어떤 조정들(만약 있다면)이 클럭 신호와 데이터 신호 사이의 동기성을 개선할 것인지를 표시하는 신호들을 생성하도록 구성된다. 본원에서 더 상세하게 논의되는 바와 같이, 페이즈 경로 회로는 데이터 신호들의 수신과 페이즈 선택 신호들의 생성 사이의 감소된 지연에 대해 유용할 수 있는 추정적 및 병렬 컴퓨테이션들 둘 모두를 포함할 수 있다.

특정 구현들에 따라, 페이즈 경로 회로는 착신(incoming) 데이터 및 신호 크로싱(crossing)들이 공급되는 경계 레지스터들을 포함할 수 있다. 복수의 뱅-뱅 페이즈 검출기들은 데이터 아이(eye)에 대한 캡처링 페이즈에 관한 정보를 생성한다. 다수의 페이즈 검출기들로부터의 검출된 페이즈 방향들(예컨대, "위(UP)들" 및 "아래(DOWN)들") 사이의 순수한(net) 차는, 각각 데이터 및 크로싱 페이즈 누산기들 둘 모두에 대한 최종 증분("델타"라 칭해짐)이 되기 위해 주파수 경로 기여와 결합된 원시(raw) 스텝-사이즈를 형성하도록 인수분해된다. 데이터 및 크로싱 페이즈들에 대한 PI 코드들은 필터링 프로세스를 통해 생성된다.

다양한 구현들에 따라, 추정적 PI 코드들을 생성하기 위해 사용되는 상이한 델타 값들은 CDR 회로가 선택할 상이한 이용가능한 델타 값들을 나타낸다. 현재 사이클에 대해 계산되는 실제 델타 값은 추정적 PI 코드들을 생성하기 위해 사용되는 델타 값들 중 임의의 델타 값과 매칭하지 않을 수 있지만, CDR 회로는 실제 델타 값에 가까운 추정적 PI 코드를 선택하도록 구성될 수 있다. 본 개시내용의 특정 양상들은, 실제 델타 값이 적어도 부분적으로 이전 델타 값들에 의존한다는 점에서 델타 값이 히스테리시스(hysteresis) 컴포넌트를 포함할 수 있다는 인식에 관한 것이다. 예컨대, 본원에서 논의되는 추정적 델타 값은 (예컨대, 이전 델타 값들 사이의 변화의 방향 및 양을 고려하는 알고리즘을 사용하여) 이전 델타 값들에 기반하여 생성될 수 있다.

이제 도면들을 참조하면, 도 1은 본 개시내용의 구현들에 따른, (페이즈 보간) 코드들의 추정적 계산들을 가지는 CDR 회로에 대한 블록 다이어그램을 도시한다. CDR 회로는, 데이터 신호로부터 생성되거나 또는 데이터 신호와 페이즈 매칭되는 캡처 클럭 신호와 수신된 데이터 신호 사이의 페이즈 차들을 검출하도록 구성될 수 있는 페이즈 검출 회로(102)를 가지는 페이즈 경로를 포함할 수 있다. 본원에서 논의되는 바와 같이, 캡처 클럭 신호는 복수의 클럭 신호들 중 어느 하나를 선택함으로써 생성될 수 있고, 복수의 클럭 신호들 각각은 서로로부터의 상대적 페이즈 오프셋을 가진다. 보다 특히, CDR 회로로부터의 PI 코드들은 데이터의 캡처를 위해 사용될 적절한 클럭 신호의 선택을 제어할 수 있다. 페이즈 검출 회로(102)는 또한, 캡처 클럭 신호와 복수의 데이터 신호들 사이의 검출된 페이즈 차들의 합산에 기반하는 스텝 값을 계산하도록 구성될 수 있다. 각각의 반복에 대한 델타 값은 결정된 스텝 값에 의존한다. 이로써, 페이즈 검출 회로(102)는 스텝 값으로부터 델타 선택 신호를 생성하도록 구성될 수 있다. 델타 선택 신호는, 현재 반복에 대한 실제 델타 값을 나타내며, 그런 다음, 델타 신호에 대한 상이한 전위 값들에 기반하여 사전-계산되었던 상이한 PI 코드들 중 어느 하나를 선택하기 위해 도시되는 추정적 계산 회로(118)와 함께 사용될 수 있다.

다양한 구현들은, 특정 CDR 반복에 대해, 결정된 델타 값이 이전 CDR 반복들로부터의 델타 신호 값들의 함수라는 인식에 기반한다. 도시되는 구현에서, 델타 선택 신호는 현재 페이즈 검출 정보에 기반하는 반면, 델타 신호의 2개의 이전 값들은 현재 페이즈 코드를 예측하기 위해 사용된다. 특히, CDR 회로의 현재 반복으로부터의 델타 값(또는 "델타 0")은 다음 사이클 및 향후 사이클에서 사용하기 위해 레지스터(104)에 저장된다. 각각의 CDR 반복 동안, 레지스터(104)는, 가장 최근에 결정된 새로운 이전 델타 신호 값으로 업데이트된다. 다음 CDR 반복 동안, 델타 1 값(공식적으로 델타 0)은 PI 코드들의 제1 세트를 생성하기 위해 제1 PI 계산 회로(106)에 제공된다. 또한, 각각의 CDR 반복에 대해, 레지스터(104)에 저장된 값은 레지스터(110)로 포워딩되거나 또는 이에 저장되며, 제2 이전 델타 신호(또는 "델타 2")가 된다. 레지스터(110) 내의 델타 2 값은 PI 코드들의 제2 세트를 생성하기 위해 제2 PI 계산 회로(112)에 제공된다.

구현들에 따라, 제1(델타 1) 및 제2(델타 2) 이전 델타 값들 각각은 그런 다음, 추정적 델타 값(델타 S)을 생성하기 위해 추정적 델타 결정 회로(114)에 의해 사용될 수 있다. 델타 S 값은 PI 코드들의 제3 세트를 생성하기 위해 제3 PI 계산 회로(116)에 제공될 수 있다. 특정 구현들에서, 추정적 델타 결정 회로(114)는 제1 및 제2 이전 값들로부터 도출되는 선형 프로젝션을 사용하여 델타 신호의 추정적 값을 계산하도록 구성될 수 있다. 예컨대, 추정적 값은, 제1 이전 값과 제2 이전 값 사이의 변화율이 제1 값과 추정적 값 사이의 변화율과 동일하도록 선택될 수 있다.

다양한 구현들에서, 델타 1 및 델타 2는 이전 값들에 관한 조정 팩터를 포함할 수 있다. 예컨대, 이전 반복들로부터 계산된 정확한 델타 값들을 사용하기보다는, 델타 1 및 델타 0 값들이 위로 또는 아래로 조정될 수 있다. 예컨대, 이것은, 델타 S 값이 임계 값을 초과할 때, 이를테면, 시스템이 델타 변화를 허용하는 상위 값을 초과할 때, 델타 0 및 델타 1 값들 중 하나 또는 둘 모두를 스케일링하는 것(감소시키는 것)을 포함할 수 있다. 이것은, 델타 S 값이 시스템의 제한들 내에 유지되도록 허용할 수 있다. 다른 조정들이 또한 가능하다.

특정 구현들에 따라, 추정적 델타 값(델타 S)의 계산은 비-선형 근사치를 사용하여 수행될 수 있다. 이것은, 예컨대, 델타 1 값과 델타 2 값 사이의 델타 값들을 보간하는 것을 포함할 수 있다. 그런 다음, 시스템은 보간된 값들을 포함하는 델타 값들과 매칭하는 비-선형 알고리즘을 식별할 수 있다. 그런 다음, 식별된 비-선형 알고리즘은 델타 S 값을 결정하기 위해 사용될 수 있다. 이것은 또한, 2개 초과의 이전 델타 값들(예컨대, 델타 3)을 저장하는 것 및 비-선형 알고리즘을 식별하기 위해 추가적 델타 값(들)을 사용하는 것을 포함할 수 있다. 이들의 조합들이 또한 가능하다.

본원에서 논의되는 바와 같이, 제1 PI 계산 회로(106)는 레지스터(104)로부터 제1 이전 델타 신호를 수신하고, 제1 이전 델타 신호에 대응할 PI 코드들을 생성하도록 구성될 수 있다. 유사하게, 제2 PI 계산 회로(112)는 레지스터(110)로부터 제2 이전 델타 신호를 수신하고, 제2 이전 델타 신호에 대응할 PI 코드들을 생성하도록 구성될 수 있다. 제3 PI 계산 회로(116)는 추정적 델타 신호를 수신하고, 추정적 델타 신호에 대응할 PI 코드들을 생성하도록 구성될 수 있다. 일단 페이즈 검출 회로(102)가 입력 데이터 및 캡처 클럭 신호로부터 충분한 정보를 결정하면, 델타 선택 신호는 선택 회로(108)에 제공될 수 있다. 그런 다음, 선택 회로(108)는 적절한 PI 코드들을 선택하기 위해 사용될 수 있다. 예컨대, 선택 회로(108)는 상이한 추정적 신호들과 이들의 대응하는 값들, 예컨대, PI 코드들 중 어느 하나를 선택하는 멀티플렉서로서 동작할 수 있다. 그런 다음, 멀티플렉서의 출력은 선택된 신호(들)에 대한 최종/실제 값으로서 제공된다. 도 1에 도시되는 바와 같이, 선택 회로(108)는 또한, 추정적 계산 회로(118)로의 피드백/입력으로서 상태 신호 정보를 제공하도록 구성될 수 있다.

PI 계산 회로들(106, 112, 116)은 다양한 상이한 기술들 및 솔루션들을 사용하여 개개의 델타 값들로부터의 PI 코드들을 생성할 수 있는데, 이것의 세부사항들은 특정 애플리케이션에 의존할 것이며, 본 개시내용의 범위를 벗어난다. 예컨대, PI 계산 회로들은 현재 CDR 반복에 대한 정보 및 이전 CDR 반복(들)로부터의 정보 둘 모두에 기반하여 PI 코드들을 생성하도록 구성될 수 있다. 이로써, PI 계산 회로들은 이전 CDR 반복들에 관한 상태 정보를 수신하고, (예컨대, 누산기를 사용하여) 이 정보를 고려하도록 구성될 수 있다. 특정 예에서, 이전 상태 정보는 PI 계산 회로(106, 112, 116) 내의 페이즈 누산기들을 사용하여 PI 계산에 포함될 수 있다.

도 2는 다양한 구현들에 따른, 추정적 컴퓨테이션들과 함께 사용할 페이즈 검출 회로의 블록 다이어그램을 도시한다. 다르게 서술되지 않는 한, 블록 다이어그램의 컴포넌트들(블록들)은 디지털 영역, 아날로그 영역 또는 이들의 조합으로 구현될 수 있다. 예컨대, 일부 컴포넌트들은 각각의 블록에 대해 개별적 전용 회로들일 수 있는 회로들로 지칭되거나, 또는 블록들 중 하나 또는 그 초과의 블록들은 다수의 기능들을 제공하도록 구성된 공통 회로에 의해 수행될 수 있다. 예컨대, 단일 디지털 프로세싱 회로는 다수의 상이한 블록들의 기능들을 제공하도록 구성 및 프로그래밍될 수 있다.

도 2에 도시되는 페이즈 검출 회로는 도 1과 관련하여 논의되는 구현들을 포함하는, 본원에서 논의되는 구현들과 조합하여 사용될 수 있다. 일부 구현들에 따라, 페이즈 검출은 데이터 레지스터들(202 및 204)의 세트에 의해 데이터가 수신되는 뱅-뱅 페이즈 검출기를 사용하여 구현될 수 있다. 페이즈 결정 회로(206)는 캡처 클럭 신호에 관한 수신된 데이터에 대한 업 다운 보트(up down vote)를 생성하도록 구성될 수 있다. 간략함을 위해, 단일 데이터 입력이 도시되지만, 이 검출은 병렬 데이터 스트림들의 세트의 각각의 데이터 스트림에 대해 수행될 수 있다. 병렬 데이터 스트림들은 업스트림 역직렬화기 로직 블록(도시되지 않음)으로부터 수신될 수 있다. 검출은 방향(위, 아래 또는 변화 없음)을 표시할 수 있는데, 이는 때때로 보트(vote)로 지칭된다. 병렬 검출들로부터의 보트들은 틱 합(tick sum) 결정 회로(208)를 초래한다. 이로써, 틱 합 출력은, 업스트림 역직렬화기 로직 블록으로부터의 병렬 데이터와 일치하도록 배열된 다수의 데이터 입력들로부터의 페이즈 결정으로부터의 병렬 결과들의 합산을 나타낸다. 도시되는 예의 페이즈 검출 회로의 본질로 인해, 3개의 가능한 결과들이 생성될 수 있다: 증가/위로-이동(moving-up)(+), 감소/아래로-이동(moving-down)(-), 또는 변화-없음/이동-없음(때때로 좌로-이동, 우로-이동 또는 이동-없음으로서 상호변화가능하게 또한 사용됨). 순수한 차 결정 블록(210)은 위로-이동들 및 아래로-이동들 사이의 차를 나타내는 순수한 차를 결정할 수 있는데, 이는 PI 코드가 통계적으로 이동해야 하는 방향 및 원시 양을 표시한다.

그런 다음, 순수한 차는 원시 스텝 사이즈 블록(212)에 제공될 수 있는데, 이는 현재 반복에 대한 페이즈 변화의 양을 나타내는 값을 생성할 수 있다. 순수한 차는 또한, 레지스터(214)에 제공되어 이에 저장될 수 있다. 그런 다음, 순수한 차 값들에 대한 히스테리시스는 결합기(216), 레지스터(218) 및 피드백(220)을 사용하여 과거 값들을 누산함으로써 추적될 수 있다. 필터(222)는 출력이 결합기(224)에 제공되기 이전에 레지스터(218)의 출력을 필터링하도록 구성될 수 있다. 레지스터(226)는, 출력이 현재 CDR 반복에 대한 델타 신호로서 선택 로직(228)에 제공될 수 있도록 결합기(224)의 결과적 출력을 저장할 수 있다.

선택 로직(228)은, 수신된 델타 신호에 기반하여, PI 값들의 어떤 세트 중 어떤 PI 값이 수신된 델타 신호와 매칭하는지를 결정하고 대응하는 PI 페이즈 이동을 생성할 수 있다. 본원에서 더 상세하게 논의되는 바와 같이, 신호 "델타 0"은 도 1의 델타 선택 신호로서의 역할을 한다. 예컨대, 추정적 PI 코드들은 이전 델타 신호 값들(델타 1 및 델타 2)뿐만 아니라 이전 델타 신호 값들에 기반하는 추정적 델타 신호 값(델타 S)으로부터 생성될 수 있다. 선택 로직(228)은, 델타 0 값, 및 이전 델타 신호 값들 및 추정적 델타 신호 값의 지식에 기반하여 대응하는 추정적 PI 코드들 중 어떤 것이 사용되어야 하는지를 식별하도록 구성된다. 특히, 선택 로직은 델타 1 신호, 델타 2 신호 및 델타 S 신호 중 어떤 것이 초래할 델타 0 값과 매칭하는지(또는 가까운지)를 결정하고, 추정적 PI 코드(들)의 대응하는 세트를 선택할 수 있다. 특히, 추정은 다음 델타 신호의 값에 대한 근사 또는 최상의 추측을 나타낼 수 있으며, 실제 값과 정확하게 매칭할 수 있거나 또는 매칭하지 않을 수 있다.

도 3은 본 개시내용의 구현들에 따른, CDR 회로를 포함하는 시스템에 대한 블록 다이어그램을 도시한다. CTLE(continuous time linear equalizer)(302)는 적응 회로(306)로부터의 피드백에 기반하여, 등화된 데이터 신호를 생성함으로써 수신된 데이터의 왜곡을 보상하기 위해 사용될 수 있다. 적응 회로(306)는 디코딩된 데이터 내의 정보로부터 검출된 왜곡에 기반하여 피드백을 생성할 수 있다. 피드백은 CTLE(302)에 대한 파라미터들을 조정하고, 또한 합산기 회로(304)를 사용하여 데이터를 직접적으로 보상하기 위해 사용될 수 있다.

캡처 플립 플롭 회로(308)는 제공된 캡처 클럭 신호들에 기반하여 등화된 데이터 신호들로부터 캡처된 데이터를 저장할 수 있다. 저장된 데이터는 PI로부터의 클럭 신호를 사용하는 캡처 플립 플롭 회로들로부터의 또는 내부 클럭 신호 분할기들에 의해 분할된 클럭 신호로부터의 데이터를 역직렬화함으로써 출력 데이터를 생성하는 역직렬화기 회로(310)에 제공될 수 있다. 역직렬화기 회로(310)는 그 내부에서 사용하기 위해 데이터를 시스템에 제공할 수 있다.

본원에서 논의되는 바와 같이, 하나 또는 그 초과의 캡처 클럭 신호들은 수신된 데이터로부터 복구될 수 있다. 특정 구현들에서, 역직렬화기 회로(310)는 역직렬화된(병렬적) 데이터 및 캡처 클럭 신호를 CDR 회로(316)에 제공할 수 있다. CDR 회로(316)는, PI 코드들을 생성하기 위해 본원에서 논의되는 낮은 레이턴시 회로들 및 솔루션들과 일치하는 CDR 기법들을 사용할 수 있다. PI 코드들은, PLL 회로(도시되지 않음)로부터 제공될 수 있는 클럭 신호들의 세트로부터 원하는 페이즈를 가지는 클럭 신호를 선택하기 위해 PI 회로(318)에 의해 사용될 수 있다. 선택된 클럭 신호(또는 클럭 분할기 회로(320)로부터의 클럭 신호)는 캡처 클럭으로서 사용되고, 캡처 플립-플롭에 공급될 수 있다.

CDR 회로(316)에 대한 역직렬화된 병렬 데이터는 상이한 CDR 동작 클럭 주파수들로 전체 또는 부분적 데이터 버스를 채울 수 있다는 것이 인식된다. 각각의 CDR 동작 사이클은 N-UI 지연을 생성하며, 여기서, N은 역직렬화 팩터를 나타낸다. CDR 회로(316)에 대한 CDR 동작은 완료하는데 수 사이클들 S가 걸릴 수 있다. CDR 총 내부 지연(레이턴시)

은, 시스템의 다른 컴포넌트들로부터의 지연들에 비해 커질 수 있으며, CDR 지연은 시스템 성능에 상당한 영향을 미칠 수 있다. 따라서, 본원에서 논의되는 바와 같이 개선된 레이턴시를 가지는 CDR 회로(316)는, 보통 더 높은 CDR 동작 주파수와 연관시키는 감소된 역직렬화 팩터 N으로 CDR 동작 사이클들 S를 감소시킬 수 있다. 이것은, CDR 회로(316)의 CDR 지연이 시스템 성능에 상당한 영향을 미치는 애플리케이션들에 특히 유용할 수 있다.

예컨대, 기존 실리콘의 측정들은 CDR 회로(316)의 사용이 다른 CDR 회로들과 비교하여 시스템 지터 허용 오차를 개선시킨다는 것을 나타내었다. 특히, 더 높은 레이턴시를 가지는 비교가능한 CDR 회로들의 지터 허용 오차 곡선은 10.5 MHz로 떨어지며, 아이가 가상적으로 닫히게 한다. 더 낮은 레이턴시를 가지는 CDR 회로(316)는 더 양호한 허용 오차로 동일한 주파수에서 기능하는 것으로 나타난다. CDR 회로의 레이턴시를 감소시키는 것은 10 MHz를 초과하는 주파수들에서 동작할 수 있는 PCI Express 3 또는 4(Peripheral Component Interconnect Express) 애플리케이션들에 특히 유용할 수 있다.

도 4는 본 개시내용의 구현들에 따른, 가능한 델타 신호 값들의 그래프를 도시한다. 도 4는, 추정적 계산 회로(예컨대, 도 1과 관련하여 설명됨)가 추정적 델타 값을 결정하기 위해 알고리즘을 어떻게 적용시킬 수 있는지를 도시한다. 특히, 도 4는 이전 델타 값들("델타 1" 및 "델타 2")에 관한 3개의 상이한 경우들 또는 상태들을 도시한다. 각각의 경우, 추정적 델타 값("델타 S")은 이전 델타 값들에 기반하여 결정될 수 있다. 예컨대, 추정적 값은, 델타 2로부터 델타 1로의 델타 값 변화율을 결정하고, 추정적 델타 S 값에 대해 동일한(또는 유사한) 델타 변화를 프로젝팅함으로써 결정될 수 있다.

경우 1에서, 델타 값은, 시간이 지남에 따라 ― 델타 2(402)로부터 델타 1(404)까지 ― 증가하는 것으로 도시된다. 본원에서 논의되는 바와 같이, 델타 S 값(406)은 델타 값이 라인(408)을 따라 계속 증가할 것임을 프로젝팅함으로써 결정된다. 경우 2에서, 델타 값은, 시간이 지남에 따라 ― 델타 2(418)로부터 델타 1(420)까지 ― 감소하는 것으로 도시된다. 델타 S 값(422)은 델타 값이 라인(424)을 따라 계속 감소할 것임을 프로젝팅함으로써 결정된다. 경우 3에서, 델타 값은, ― 델타 2(410)로부터 델타 1(412)까지 ― 동일하게 유지되는 것으로 도시된다. 델타 S 값(414)은 델타 값이 라인(416)을 따라 동일하게 유지될 것임을 프로젝팅함으로써 결정된다.

경우 3의 경우, 델타 S 값이 델타 값의 결정적 방향을 예측하지 않는다는 것이 인식된다. 이러한 상황은, CDR이 적절한 클럭 페이즈로 성공적으로 로킹(lock)할 때(또는 로킹된 것에 매우 가까울 때) 발생할 수 있다. 그러한 사례에서, 검출된 페이즈 차들은 매우 작거나, 심지어 0일 수 있으며, 델타 값의 어떠한 변화들도 초래하지 않을 수 있다. 시스템이 (적어도 일시적으로) 스턱 상태(stuck)인 준안정(metastable) 상태에 CDR이 들어가면, 경우 3이 또한 발생할 수 있다. 이것은, 데이터 페이즈가 필터의 상이한 UI(unit interval)들 사이의 트랜지션 범위에 속할 때 발생할 수 있다. 이 경우, CDR의 페이즈 검출기들은 통계적으로, 위(UP)들과 아래(DOWN)들 사이의 작은 차들만을 생성할 수 있다. 때때로 차가 0일 수 있는데, 이는 CDR이 한 포인트를 원더링(wander)할 수 있지만 로킹(준-안정성)되지 않는 것을 초래할 수 있다. 시스템에 대한 외부 간섭은, CDR로 하여금, 결정적 방향으로 이동하게 할 수 있고, 그런 다음, CDR은 정확한(true) 페이즈 록(lock)으로 이동할 수 있다.

경우 3에서는, CDR 반복 동안의 델타 값의 변화가 그 동일한 반복에 대한 PI 코드 출력의 변화를 초래하지 않을 것이다. 그러나, 변화는 델타 1 값과 델타 2 값이 상이해지도록(경우 1 또는 경우 2) 이들을 업데이트되게 초래할 것이다. 예컨대, CDR 사이클에 대한 실제 델타 값("델타 0")은 현재 델타 1 값에 대한 증가를 나타낼 수 있다. 다음 반복에서, 델타 2 값은 이전 델타 1 값으로 업데이트되고, 델타 1 값은 이전 델타 0 값으로 업데이트된다. 그 결과는 델타 1로부터 델타 2로의 증가이다(경우 1).

경우 3에 대한 논의로부터 명백한 바와 같이, 델타 값에 대한 응답의 레이턴시는 더 높을 수 있는데, 그 이유는, 경우 3에서는 델타 0 값의 변화가 그 대응하는 CDR 반복 동안 CDR 회로(PI 코드들)의 출력에 대한 변화를 초래하지 않을 수 있기 때문이다. 변화 이후의 CDR 반복의 경우, CDR 회로는 델타 값 변화들을 정확하게 추적하는 것을 재개할 것이다. 캡처링 페이즈가 변화할 필요가 없기 때문에, CDR이 적절히 로킹될 때 CDR의 레이턴시가 반드시 중요한 것은 아니라는 것이 인식된다.

표 1은 (예컨대, 도 1의 선택 회로(108)에 대해 도시된 바와 같이) 선택 회로를 제어하기 위한 델타 선택 신호의 생성을 위한 선택 로직 알고리즘을 도시한다. 특정 구현들에 따라, 선택 회로는 이전 CDR 반복으로부터의 델타 값(델타 1)과 현재 CDR 반복에 대한 델타 값(델타 0)의 비교에 기반하여 선택 신호들을 생성할 수 있다. 2개의 값들 사이의 비교가 용이하고 빠르게 수행될 수 있으므로, 선택 신호들은 추가적 사이클을 지연시킬 필요 없이 선택 회로에 이용가능하게 이루어질 수 있다. 다시 말해서, 선택 회로의 출력은, 현재 CDR 반복에 대한 델타 0 값이 이용가능한 동일한 사이클 동안 이용가능하게 이루어질 수 있다.

선택 신호들의 생성을 위한 선택 기준은 델타 0 값과 델타 1 값의 비교이다. 예컨대, 델타 1이 델타 0과 동일한 각각의 사례에서, 델타 1 추정적 값들은 PI 코드들과 상태 정보 둘 모두에 대해 선택될 수 있다. 경우 1의 경우, 델타 값들의 추세가 증가하고 있다. 따라서, 델타 0이 델타 1보다 높을 때, 델타 S(추정적 델타) 값들이 선택되고, 델타 0이 델타 1보다 낮을 때, 델타 2 값들이 선택된다. 경우 2의 경우에는, 그 반대이다. 경우 3의 경우: 델타 1=델타 2=델타 S이다. 그에 따라서, 델타 값들 중 임의의 델타 값이 선택될 수 있다(표 1은 델타 1 값들이 선택된 것으로 도시함).

선택 기준	델타 S > 델타 1	델타 S = 델타 1	델타 S < 델타 1
경우 1	상태 S->상태	상태 1->상태	상태 2->상태
경우 1	델타 S->PI	델타 1->PI	델타 2->PI
경우 2	상태 2->상태	상태 1->상태	상태 S->상태
경우 2	델타 2->PI	델타 1->PI	델타 S->PI
경우 3	상태 1->상태
경우 3	델타 1->PI

도 5는 본 개시내용의 구현들에 따른, CDR 회로의 사용에 대한 흐름도를 도시한다. 구현들에 따라, 다양한 블록들은 CDR 회로에 의해 수행되는 상이한 액션들을 나타낼 수 있고, 화살표들은 액션들 사이의 타이밍 흐름을 나타낼 수 있다. 액션들의 특정 세트가 확장되거나 또는 축소될 수 있고, 액션들의 다양한 순서들이 변화될 수 있다는 것이 인식된다.

블록(502)에 따라, 페이즈 로킹 루프 회로는 캡처 클럭 신호의 페이즈를 생성 및/또는 조정하도록 구성될 수 있다. 특정 구현들에서, 페이즈 조정은 PI-기반 CDR 회로와 함께 사용하도록 구성될 수 있고, 여기서, 조정은 상대적 페이즈 오프셋들을 가지는 복수의 클럭 신호들로부터의 클럭 신호의 선택을 수반한다. 블록(504)에 따라, 송신기의 대응하는 클럭 신호를 복구하는데 사용하기 위한 데이터 신호는 CDR 회로에 의해 수신될 수 있다. 일부 구현들에 따른, 또한 블록(504)에 따라, 수신된 데이터 신호는 역직렬화된 직렬 데이터 신호일 수 있다.

그런 다음, 블록(506)에 따라, 페이즈 검출 회로는 델타 신호를 생성하기 위해 데이터 신호와 캡처 클럭 신호 사이의 페이즈 차들을 검출할 수 있다. 동시에 또는 적어도 페이즈 검출이 완료되기 이전에, 블록들(508, 510 및 512)에 따라, 추정적 PI 코드들이 다수의 델타 값들에 대해 계산될 수 있다. 본원에서 논의되는 바와 같이, 2개의 델타 값들은 이전 CDR 반복들로부터 나올 수 있고, 제3 델타 값은 이전 데이터 값들에 기반하는 추정적/예측적 델타 값일 수 있다.

블록(514)에 따라, 페이즈 검출 회로를 사용하여, 델타 선택 신호가 검출된 페이즈 차들 및 이전 델타 값들에 기반하여 생성될 수 있다. 그런 다음, 블록들(516)에 따라, 델타 선택 신호가 PI 코드들의 제1 세트, 제2 세트 및 제3 세트 중 어느 하나를 선택하는 선택 회로에 제공될 수 있다. 그런 다음, 블록(518)에 따라, 선택 회로는 PI 코드들을 출력으로서 제공할 수 있다. 추가적으로, 블록(518)에 따라, 추정적 PI 코드들을 생성하기 위해 사용되는 델타 값들이 본원에서 더 상세하게 논의되는 바와 같이 업데이트될 수 있다. 예컨대, 가장 최근에 결정된 델타 값은 새로운 델타 0 값이 될 수 있고, 이전 델타 0 값은 새로운 델타 1 값이 될 수 있으며, 델타 S 값은 새로운 델타 0 값과 델타 1 값 사이의 차로부터 계산될 수 있다. 그런 다음, 블록(502)에 따라, 다음 CDR 반복이 시작될 수 있다.

도 6은 개시되는 회로들 및 프로세스들이 구현될 수 있는 프로그래밍가능한 IC(integrated circuit)(600)를 도시한다. 프로그래밍가능한 IC는 또한, 다른 프로그래밍가능한 자원들과 함께 FPGA(field programmable gate array logic)를 포함하는 SOC(System-on-Chip)로 지칭될 수 있다. FPGA 로직은 어레이에 몇몇 상이한 타입들의 프로그래밍가능한 로직 블록들을 포함할 수 있다. 예컨대, 도 6은, MGT(multi-gigabit transceiver)들(601), CLB(configurable logic block)들(602), 랜덤 액세스 메모리 블록(BRAM)들(603), IOB(input/output block)들(604), CONFIG/CLOCK(configuration and clocking logic)들(605), DSP(digital signal processing block)들(606), 특수화된 I/O(input/output blocks)(607), 예컨대, 클럭 포트들, 및 다른 프로그래밍가능한 로직(608), 이를테면, 디지털 클럭 매니저들, 아날로그-투-디지털 컨버터들, 시스템 모니터링 로직 등을 포함하는 많은 수의 상이한 프로그래밍가능한 타일들을 포함하는 프로그래밍가능한 IC(600)를 예시한다. 일부 구현들에서, 여기서 논의되는 회로들에 따라, I/O는 CDR 기능들을 제공하도록 구성될 수 있다. FPGA 로직을 가지는 일부 프로그래밍가능한 IC는 또한, 전용 프로세서 블록들(PROC)(610) 및 내부 및 외부 구성가능한 포트들(도시되지 않음)을 포함한다.

일부 FPGA 로직에서, 각각의 프로그래밍가능한 타일은 각각의 인접한 타일들의 대응하는 상호연결 엘리먼트로의 그리고 이로부터의 표준화된 연결들을 가지는 프로그래밍가능한 상호연결 엘리먼트(INT: interconnect element)(611)를 포함한다. 그에 따라서, 함께 취해진 프로그래밍가능한 상호연결 엘리먼트들은 예시되는 FPGA 로직에 대한 프로그래밍가능한 상호연결 구조를 구현한다. 프로그래밍가능한 INT(interconnect element)(611)는 또한, 도 6의 상부에 포함된 예들에 의해 도시되는 바와 같이, 동일한 타일 내의 프로그래밍가능한 로직 엘리먼트로의 그리고 이로부터의 연결들을 포함한다.

예컨대, CLB(602)는 단일 프로그래밍가능한 INT(interconnect element)(611)에 더하여, 사용자 로직을 구현하도록 프로그래밍될 수 있는 CLE(configurable logic element)(612)를 포함할 수 있다. BRAM(603)은 하나 또는 그 초과의 프로그래밍가능한 상호연결 엘리먼트들에 추가하여, BRL(BRAM logic element)(613)을 포함할 수 있다. 통상적으로, 타일에 포함된 상호연결 엘리먼트들의 수는 타일의 높이에 의존한다. 도시되는 구현에서, BRAM 타일은 5개의 CLB들과 동일한 높이를 가지지만, 다른 수들(예컨대, 4)이 또한 사용될 수 있다. DSP 타일(606)은 적절한 수의 프로그래밍가능한 상호연결 엘리먼트들에 추가하여, DSPL(DSP logic element)(614)를 포함할 수 있다. IOB(604)는, 예컨대, 프로그래밍가능한 INT(interconnect element)(611)의 하나의 인스턴스에 추가하여, 입력/출력 로직 엘리먼트(IOL: input/output logic element)(615)의 2개의 인스턴스들을 포함할 수 있다. 당업자에게 명백할 바와 같이, 예컨대, I/O 로직 엘리먼트(615)에 연결된 실제 I/O 본드 패드들은 다양한 예시되는 로직 블록들 위에 레이어링된 금속을 사용하여 제조되며, 통상적으로 입력/출력 로직 엘리먼트(615)의 영역으로 한정되지 않는다.

도시되는 구현에서, 다이의 중심 부근의 칼럼(columnar) 영역(도 6에 음영으로 도시됨)은 구성, 클럭 및 다른 제어 로직을 위해 사용된다. 칼럼(column)으로부터 연장되는 수평 영역들(609)은 프로그래밍가능한 IC의 폭에 걸쳐 클럭 신호 및 구성 신호들을 분배하기 위해 사용된다. "칼럼" 및 "수평" 영역들에 대한 참조들은 도면을 세로 방향으로 보는 것과 관련된다는 점이 주목된다.

도 6에 예시되는 아키텍처를 활용하는 일부 프로그래밍가능한 IC들은, 프로그래밍가능한 IC의 대부분을 구성하는 정규 칼럼 구조를 방해하는 추가적 로직 블록들을 포함한다. 추가적 로직 블록들은 프로그래밍가능한 블록들 및/또는 전용 로직일 수 있다. 예컨대, 도 6에 도시되는 PROC(processor block)(610)는 CLB들 및 BRAM들의 몇몇 칼럼들에 걸쳐 있다.

도 6은 단지 예시적 프로그래밍가능한 IC 아키텍처만을 예시하도록 의도된다는 점이 주목된다. 칼럼에서 로직 블록들의 수들, 칼럼들의 상대적 폭들, 칼럼들의 수 및 순서, 칼럼들에 포함된 로직 블록들의 타입들, 로직 블록들의 상대적 사이즈들 및 도 6의 상부에 포함된 상호연결/로직 구현들은 단지 예일 뿐이다. 예컨대, 실제 프로그래밍가능한 IC에서, CLB들이 나타나는 곳 어디든지 CLB들의 1개 초과의 인접한 칼럼이 통상적으로 포함되어서, 사용자 로직의 효율적 구현을 가능하게 한다.

당업자들은 하나 또는 그 초과의 프로세서들 및 프로그램 코드로 구성된 메모리 어레인지먼트(arrangement)를 포함하는 다양한 대안적 컴퓨팅 어레인지먼트들이 본원에서 개시되는 기능들(예컨대, 주파수 결정 및 제어 기능들)을 수행할 수 있는 프로세스들 및 데이터 구조들을 호스팅하기에 적합할 것임을 인식할 것이다. 또한, 프로세스들은, 다양한 컴퓨터-판독가능한 저장 매체들 또는 전달 채널들, 이를테면, 자기 또는 광학 디스크들 또는 테이프들, 전자 저장 디바이스들을 통해, 또는 네트워크를 통한 애플리케이션 서비스들로서 제공될 수 있다.

일부 경우들에서, 양상들 및 특징들이 개별 도면들에서 설명될 수 있지만, 하나의 도면으로부터의 특징들은 조합이 명시적으로 도시되지 않거나 또는 조합으로서 명시적으로 설명되지 않더라도 다른 도면의 특징들과 조합될 수 있다는 것이 인식될 것이다.

방법들 및 시스템은 CDR 회로들을 사용하는 다양한 시스템들에 적용가능할 것으로 여겨진다. 다른 양상들 및 특징들은 명세서의 고려사항으로부터 당업자들에게 명백해질 것이다. 방법들 및 시스템의 부분들은 소프트웨어를 실행하도록 구성된 하나 또는 그 초과의 프로세서들로서, ASIC(application specific integrated circuit)로서, 또는 프로그래밍가능한 로직 디바이스 상의 로직으로서 구현될 수 있다. 더욱이, 본원에서 식별되는 다양한 회로들은 하드웨어 회로를 공유할 수 있으며, 이를테면, 공통 컴퓨터 프로세싱 유닛 또는 디지털 프로세싱 유닛을 사용할 수 있다. 명세서 및 도면들은 단지 예들로서 고려되도록 의도되며, 본 발명의 실제 범위는 다음의 청구항들에 의해 표시된다.

Claims

클럭 데이터 복구 디바이스로서,
페이즈(phase) 변화 결정 회로; 및
추정적 계산(speculative calculation) 회로를 포함하고,
상기 페이즈 변화 결정 회로는,
데이터 신호와 클럭 신호 사이의 페이즈 차를 검출하고; 그리고
검출된 페이즈 차에 기반하여, 델타 신호 및 델타 선택 신호를 생성하도록 구성되고,
상기 추정적 계산 회로는,
상기 델타 신호의 제1 이전 값으로부터 PI(phase interpolation) 코드들의 제1 세트를 생성하도록 구성된 제1 계산 회로;
상기 델타 신호의 제2 이전 값으로부터 PI 코드들의 제2 세트를 생성하도록 구성된 제2 계산 회로;
상기 델타 신호의 상기 제1 이전 값 및 상기 제2 이전 값에 기반하는 상기 델타 신호의 추정적 값으로부터, PI 코드들의 제3 세트를 생성하도록 구성된 제3 계산 회로; 및
상기 델타 선택 신호에 대한 응답으로, 상기 클럭 데이터 복구 디바이스의 출력으로서의 선택을 제공하기 위해, 상기 PI 코드들의 제1 세트, 상기 PI 코드들의 제2 세트 및 상기 PI 코드들의 제3 세트 중 어느 하나를 선택하도록 구성된 선택 회로를 포함하는, 클럭 데이터 복구 디바이스.
제1 항에 있어서,
상기 추정적 계산 회로는,
상기 델타 신호의 상기 제1 이전 값으로서 사용하기 위해 상기 클럭 데이터 복구 디바이스의 이전 반복으로부터의 델타 신호 값을 상기 제1 계산 회로에 제공하고,
상기 델타 신호의 상기 제2 이전 값으로서 사용하기 위해 상기 클럭 데이터 복구 디바이스의 상기 이전 반복 이전의 반복으로부터의 델타 신호 값을 상기 제2 계산 회로에 제공하도록 구성되는, 클럭 데이터 복구 디바이스.
제1 항에 있어서,
상기 추정적 계산 회로는, 상기 델타 신호의 상기 제1 이전 값 및 상기 제2 이전 값으로부터 선형 프로젝션(linear projection)에 의해 상기 델타 신호의 추정적 값을 계산하도록 추가로 구성되는, 클럭 데이터 복구 디바이스.
제1 항에 있어서,
상기 추정적 계산 회로는, 상기 델타 신호의 상기 제1 이전 값 및 상기 제2 이전 값으로부터, 그리고 추가적 델타 값들로부터, 비-선형 프로젝션(non-linear projection)에 의해 상기 델타 신호의 추정적 값을 계산하도록 추가로 구성되는, 클럭 데이터 복구 디바이스.
제1 항에 있어서,
상기 페이즈 변화 결정 회로는, 상기 클럭 데이터 복구 디바이스의 현재 반복에 대한 상기 델타 신호의 값과 상기 델타 신호의 상기 제1 이전 값의 비교에 의해 상기 델타 선택 신호를 생성하도록 추가로 구성되는, 클럭 데이터 복구 디바이스.
제1 항에 있어서,
상기 제1 계산 회로, 상기 제2 계산 회로 및 상기 제3 계산 회로 각각은 개개의 상태 정보를 생성하도록 구성되는, 클럭 데이터 복구 디바이스.
제1 항에 있어서,
상기 페이즈 변화 결정 회로는, 상기 클럭 신호 및 상기 데이터 신호의 역직렬화(deserialize)된 데이터 사이의 페이즈 차들을 검출하도록 구성된 복수의 뱅-뱅(bang-bang) 페이즈 검출기들을 포함하고,
상기 페이즈 변화 결정 회로는 상기 복수의 뱅-뱅 페이즈 검출기들로부터의 결과들을 합산하도록 구성되는, 클럭 데이터 복구 디바이스.
클럭 데이터 복구 회로를 사용하여 데이터 신호에 대한 클럭 신호를 복구하기 위한 방법으로서,
상기 데이터 신호와 클럭 신호 사이의 페이즈 차를 검출하는 단계;
검출된 페이즈 차에 기반하여, 상기 검출된 페이즈 차에 기반하는 델타 선택 신호 및 델타 신호를 생성하는 단계;
상기 델타 신호의 제1 이전 델타 값으로부터 PI(phase interpolation) 코드들의 제1 세트를 생성하는 단계;
상기 델타 신호의 제2 이전 델타 값으로부터 PI 코드들의 제2 세트를 생성하는 단계;
상기 델타 신호의 제1 이전 값 및 제2 이전 값에 기반하는 상기 델타 신호의 추정적 델타 값으로부터, PI 코드들의 제3 세트를 생성하는 단계; 및
상기 델타 선택 신호에 대한 응답으로, 상기 클럭 데이터 복구 회로의 출력으로서의 선택을 제공하기 위해, 상기 PI 코드들의 제1 세트, 상기 PI 코드들의 제2 세트 및 상기 PI 코드들의 제3 세트 중 어느 하나를 선택하는 단계를 포함하는, 클럭 데이터 복구 회로를 사용하여 데이터 신호에 대한 클럭 신호를 복구하기 위한 방법.
제8 항에 있어서,
상기 델타 신호의 상기 제1 이전 값은 상기 클럭 데이터 복구 회로의 이전 반복으로부터의 델타 신호 값에 대응하고, 상기 델타 신호의 상기 제2 이전 값은 상기 클럭 데이터 복구 회로의 상기 이전 반복 이전의 반복으로부터의 델타 신호에 대응하는, 클럭 데이터 복구 회로를 사용하여 데이터 신호에 대한 클럭 신호를 복구하기 위한 방법.
제8 항에 있어서,
상기 델타 신호의 상기 제1 이전 값 및 상기 제2 이전 값으로부터 선형 프로젝션을 사용하여 상기 델타 신호의 추정적 델타 값을 계산하는 단계를 더 포함하는, 클럭 데이터 복구 회로를 사용하여 데이터 신호에 대한 클럭 신호를 복구하기 위한 방법.
제8 항에 있어서,
상기 델타 신호의 상기 제1 이전 값 및 상기 제2 이전 값으로부터, 그리고 추가적 델타 값들로부터, 비-선형 프로젝션을 사용하여 상기 델타 신호의 추정적 델타 값을 계산하는 단계를 더 포함하는, 클럭 데이터 복구 회로를 사용하여 데이터 신호에 대한 클럭 신호를 복구하기 위한 방법.
제8 항에 있어서,
상기 델타 선택 신호를 생성하는 단계는, 현재 반복에 대한 상기 델타 신호의 값과 상기 델타 신호의 상기 제1 이전 값의 비교에 기반하는, 클럭 데이터 복구 회로를 사용하여 데이터 신호에 대한 클럭 신호를 복구하기 위한 방법.
제8 항에 있어서,
상기 델타 신호의 상기 제1 이전 값, 상기 델타 신호의 상기 제2 이전 값, 및 상기 델타 신호의 추정적 델타 값에 대한 상태 정보를 생성하는 단계를 더 포함하는, 클럭 데이터 복구 회로를 사용하여 데이터 신호에 대한 클럭 신호를 복구하기 위한 방법.
제8 항에 있어서,
상기 클럭 신호 및 상기 데이터 신호의 역직렬화된 데이터 사이의 페이즈 차들을 검출하기 위해 복수의 뱅-뱅 페이즈 검출기들을 사용하는 단계; 및
상기 복수의 뱅-뱅 페이즈 검출기들로부터의 결과들을 합산하는 단계를 더 포함하는, 클럭 데이터 복구 회로를 사용하여 데이터 신호에 대한 클럭 신호를 복구하기 위한 방법.
제8 항에 있어서,
상기 추정적 델타 값이 상기 델타 변화에 대한 임계 값을 초과하는 것에 대한 응답으로, 상기 델타 신호의 상기 제1 이전 델타 값을 스케일링하는 단계; 및
상기 추정적 델타 값이 상기 델타 변화에 대한 임계 값을 초과하는 것에 대한 응답으로, 상기 델타 신호의 상기 제2 이전 델타 값을 스케일링하는 단계를 더 포함하는, 클럭 데이터 복구 회로를 사용하여 데이터 신호에 대한 클럭 신호를 복구하기 위한 방법.