JP5044719B2 - 小数位相検出器を用いたクロック生成 - Google Patents
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Description
本発明は、一般的にクロックの合成に関し、より特定的には、クロックまたはデータから開始する、積算器ベースのクロックの合成に関する。
電子回路は、複数のクロック領域の間でデータを頻繁に交換する。電子スイッチの一例は、毎秒1.544メガビットの速さでデータを転送するT1インターフェースと、毎秒2.048メガビットの速さでデータを転送するE1インターフェースとの間で、デジタル遠隔通信を転送する。その電子スイッチの一例は、T1インターフェースとE1インターフェースとの間で交換されるデータを、データ転送速度の変更を含む再フォーマットを行う。
本発明の様々な実施形態は、入力信号から1つまたはより多くの出力クロック信号を生成する回路を提供する。入力信号は、出力クロック信号の周波数とは異なる周波数を有するオリジナルクロック信号の遷移から導き出される遷移を有する。出力クロック信号の周波数は、入力信号についての周波数と、整数比との乗算からの積である。回路は、積算器と、小数位相検出器と、ループフィルタとを含む。積算器は、数値的オフセット値を、数値的位相値に周期的に加算する。出力クロック信号は、この数値的位相値から生成される。小数位相検出器は、数値的位相値から、入力信号の遷移の各々についてのそれぞれの数値的位相誤差を生成する。ループフィルタは、それぞれの数値的位相誤差のフィルタリングから、数値的オフセット値を生成する。
本発明の様々な側面および利点が、以下の詳細な説明の閲覧および図面の参照によって明らかになるであろう。
図1は本発明の様々な実施形態に従う、ライン104上の入力信号から、ライン102上の1つまたはより多くの出力クロック信号を生成するための回路100のブロック図である。1つの実施形態においては、ライン104上の入力信号は、入力クロック信号であり、回路は入力クロック信号と異なる周波数を有する出力クロック信号を生成する。他の実施形態においては、ライン104上の入力信号は、(ここでは、オリジナルクロック信号と称する)クロック信号に関連するデータ遷移を伴うデータ信号であり、回路はオリジナルクロック信号と異なる周波数を有する出力クロック信号を生成する。さらに他の実施形態においては、ライン104上の入力信号は、クロック信号またはデータ信号のいずれかであり得る。各出力クロック信号の周波数は、入力信号についてのオリジナルクロック信号の周波数の、N/M倍の整数比の周波数である。「オリジナルクロック信号」は、(入力信号がクロック信号である場合は)入力クロック信号と同じもの、または、(入力信号がデータ信号である場合は)入力信号のデータ遷移に関連したクロック信号のいずれかであり得る。
Claims (10)
- オリジナルクロック信号の第2の複数の遷移から導き出される第1の複数の遷移を有する入力信号(104)から、少なくとも1つの出力クロック信号(102)を生成するための回路(100)であって、
前記オリジナルクロック信号は、前記出力クロック信号の第2の周波数とは異なった第1の周波数を有し、
前記第2の周波数は、前記第1の周波数と、第2の整数値に対する第1の整数値の比との乗算からの積であり、
前記回路は、
数値的オフセット値(114)を数値的位相値(110)へ周期的に加算するための積算器(108)を備え、
前記出力クロック信号は、前記数値的位相値から生成され、
前記回路は、
前記積算器に結合され、前記数値的位相値から、前記入力信号の遷移の各々についてのそれぞれの数値的位相誤差(118)を生成するための小数位相検出器(116)をさらに備え、
前記小数位相検出器は、周期的でない前記入力信号の前記遷移に応答して、前記それぞれの数値的位相誤差を非周期的に更新し、
前記小数位相検出器は、周期的な前記入力信号の前記遷移に応答して、前記それぞれの数値的位相誤差を散発的に更新し、
前記回路は、
前記積算器および前記小数位相検出器に結合されたループフィルタ(120)をさらに備え、
前記ループフィルタは、前記それぞれの数値的位相誤差のフィルタリングから、前記数値的オフセット値を生成するためのものであり、
前記ループフィルタは、前記小数位相検出器が前記それぞれの数値的位相誤差を散発的および周期的に更新することに応答して、前記数値的オフセット値を生成する、回路。 - 前記積算器(308)は、前記出力クロック信号(302)の複数のサイクル内において、前記数値的位相値(306)を生成し、
前記小数位相検出器(322)は、前記入力信号(304)の各遷移について、前記遷移における前記数値的位相値と、前記第1の整数値(332)に対する前記第2の整数値(328)の比とを乗算することによって、前記それぞれの数値的位相誤差(346)を生成する、請求項1に記載の回路。 - 前記回路は、複数の出力クロック信号(402,404)を生成し、
各出力クロック信号は、それぞれの周波数を有し、
各それぞれの周波数は、前記数値的位相値(408,410)と、それぞれの分母整数値に対するそれぞれの分子整数値の比との乗算(448,452)からの積であり、
前記積算器(412)は、前記第1の周波数における複数の数のサイクルにおいて、前記数値的位相値を生成し、
前記数は、前記分母整数値の最小公倍数であり、
前記小数位相検出器(425)は、前記入力信号(406)の各遷移(424)について、前記それぞれの数値的位相誤差(428)を生成し、
前記それぞれの数値的位相誤差は、前記遷移における前記数値的位相値の小数部(408)である、請求項1に記載の回路。 - 前記小数位相検出器(206)は、前記第2の整数値を法とする前記入力信号(204)の前記遷移(214)のカウント(230)を生成するとともに、前記入力信号の各遷移について、前記それぞれの数値的位相誤差(242)を生成し、
前記それぞれの数値的位相誤差は、前記数値的位相値(240)と前記遷移における前記カウントについての予め定められた数値(238)との差である、請求項1に記載の回路。 - 前記入力信号(204)の前記第1の複数の遷移は、前記入力信号のすべての正の遷移(222)および前記入力信号のすべての負の遷移(226)の少なくとも1つを含む、請求項1に記載の回路。
- 前記数値的位相値(306)は、小数部(310)と整数部(312)とを含み、
前記整数部は、整数値を法とする前記数値的位相値である、請求項1に記載の回路。 - 前記第1および第2の周波数より高い周波数を有する制御クロック信号(106)を受信するための制御ポートをさらに備え、
前記積算器(108)は、前記制御クロック信号の各アクティブな遷移において、前記数値的オフセット値(114)を前記数値的位相値(110)へ周期的に加算する、請求項1に記載の回路。 - 前記出力クロック信号(302)は、前記数値的位相値(306)の小数部(310)の複数のビットの最上位ビットを含む、請求項1に記載の回路。
- 前記数値的オフセット値(444)は、前記数値的位相誤差(428)の前記フィルタリングからの数値的修正値と、予め定められた数値(442)との合計(440)を含み、
前記予め定められた数値は、前記数値的オフセット値を前記数値的位相値(408,410)へ周期的に加算することの比率の公称値によって除された前記第1および第2の周波数のうちの1つのための公称値である、請求項1に記載の回路。 - 前記ループフィルタ(430)は、第1の値および第2の値の合計(440)である数値的修正値から前記数値オフセット値(444)を生成し、
前記第1の値は、前記それぞれの数値的位相誤差(428)に比例(432)し、
前記第2の値は、前記第1の複数の遷移の各々(424)における前記それぞれの数値的位相誤差の積分(436,438)に比例(434)する、請求項1に記載の回路。
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