CN102017420A - 使用分数式相位检测器的时钟产生 - Google Patents

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Abstract

本发明提供从输入信号产生具有减小的歪斜的一个或一个以上输出时钟信号的电路。所述输入信号具有从原始时钟信号的转变导出的转变，所述原始时钟信号具有与所述输出时钟信号的频率不同的频率。所述输出时钟信号的所述频率是将所述输入信号的频率与整数比相乘的乘积。所述电路包含累加器、分数式相位检测器和环路滤波器。所述累加器周期性地将数值偏移值与数值相位值相加。所述输出时钟信号是从此数值相位值产生。所述分数式相位检测器从所述数值相位值产生针对所述输入信号的所述转变中每一者的相应数值相位误差。所述环路滤波器从所述相应数值相位误差的滤波产生所述数值偏移值。

Description

使用分数式相位检测器的时钟产生
技术领域
本发明大体涉及时钟的合成，且更明确地说涉及从时钟或数据开始的基于累加器的时钟合成。
背景技术
电子电路在多个时钟域之间频繁地交换数据。一实例电子开关在以每秒1.544兆位的速率传送数据的T1接口与以每秒2.048兆位的速率传送数据的E1接口之间传送数字电信。所述实例电子开关将T1与E1接口之间交换的数据重新格式化，包含改变数据传送的速率。
虽然电子电路可具有使用复杂同步器电路交换数据的异步时钟域，但经常由于使用直接交换数据的同步时钟域而产生较简单的电子电路。对于所述实例电子开关，T1和E1接口可使用针对E1接口的2.048MHz时钟同步操作，所述2.048MHz时钟是针对T1接口的1.544MHz时钟的256/193倍的同步比率。一般来说，两个同步时钟域具有通过整数比相关的相应时钟。
举例来说，锁相环路可合成具有一频率的输出时钟，所述频率是分子整数除以分母整数的比率乘以输入时钟的频率。锁相环路将输入时钟的相位除以分母整数与输出时钟的相位除以分子整数进行比较。因此，锁相环路仅在输入时钟的转变的一分数处比较输入与输出时钟的相位；所述分数是一除以分母整数。当分母整数较大时，锁相环路忽略输入时钟的大多数转变处可用的相位信息。
假设应用中的时钟域需要满足某些规范的时钟，例如对时钟的抖动的限制。当锁相环路以忽略输入时钟的大多数转变处的相位信息的方式产生时钟时，时钟域的时钟可具有过多抖动。
本发明可解决以上问题中的一者或一者以上。
发明内容
本发明的各种实施例提供从输入信号产生一个或一个以上输出时钟信号的电路。所述输入信号具有从原始时钟信号的转变导出的转变，所述原始时钟信号具有与输出时钟信号的频率不同的频率。所述输出时钟信号的所述频率是将所述输入信号的频率与整数比相乘的乘积。所述电路包含累加器、分数式相位检测器和环路滤波器。所述累加器周期性地将数值偏移值与数值相位值相加。所述输出时钟信号是从此数值相位值产生。所述分数式相位检测器从所述数值相位值产生针对所述输入信号的所述转变中每一者的相应数值相位误差。所述环路滤波器从所述相应数值相位误差的滤波产生所述数值偏移值。
将了解，以下具体实施方式和权利要求书中陈述各种其它实施例。
附图说明
在审阅以下具体实施方式并参看附图后将了解本发明的各个方面和优点，附图中：
图1是根据本发明各种实施例用于从输入信号产生一个或一个以上输出时钟信号的电路的框图；
图2是根据本发明各种实施例用于从输入时钟信号产生输出时钟信号的电路的框图；
图3是根据本发明各种实施例用于从输入时钟或数据信号产生输出时钟信号的电路的框图；以及
图4是根据本发明各种实施例用于从输入时钟或数据信号产生多个输出时钟信号的电路的框图。
具体实施方式
图1是根据本发明各种实施例用于从线104上的输入信号产生线102上的一个或一个以上输出时钟信号的电路100的框图。在一个实施例中，线104上的输入信号是输入时钟信号，且所述电路产生具有与输入时钟信号不同的频率的输出时钟信号。在另一实施例中，线104上的输入信号是具有与时钟信号(本文称为原始时钟信号)相关联的数据转变的数据信号，且所述电路产生具有与原始时钟信号不同的频率的输出时钟信号。在又一实施例中，线104上的输入信号可以是时钟信号或数据信号。每一输出时钟信号的频率是某一整数比N/M乘以输入信号的原始时钟的频率。注意，“原始时钟信号”可与输入时钟信号(当输入信号为时钟信号时)或同输入信号的数据转变相关联的时钟信号(当输入信号为数据信号时)相同。
时钟产生电路100在线106上的高频率时钟信号的控制下操作，所述高频率时钟信号在本文中也称为“控制时钟”。一般来说，线106上的高频率时钟信号的频率高于线104上的输入信号的时钟的频率，且高于线102上的输出时钟信号中的每一者的频率。电路100从线106上的高频率时钟信号的转变中有效地选择每一输出时钟信号的转变。因此，每一输出时钟具有抖动，且高频率时钟信号的周期确定抖动的量的下限。然而，各种实施例具有接近此下限的抖动量，因为电路100在线104上的输入信号的每个转变处调节线102上的输出时钟信号的相位。相比之下，现有技术方法仅在输入信号的每M个转变中的一者处调节输出时钟信号的相位。因为电路100比现有技术方法更频繁地调节输出时钟信号的相位，所以各种实施例产生具有比现有技术少的抖动的一个或一个以上输出时钟信号。
累加器108以数字方式跟踪线110上的反馈的数值相位值。累加器包含用于存储线110上的反馈的数值相位值的寄存器112。在线106上的高频率时钟信号的每一循环期间，累加器108将线114上的数值偏移值与寄存器112中存储的数值相位值相加。线114上的数值偏移值的标称值是线106上的高频率时钟信号的每一循环期间线110上的反馈所需的相位变化的分数量。电路100使线114上的数值偏移值从标称值改变以使线110上的反馈与线104上的输入信号同步。
分数式相位检测器116针对线104上的输入信号的每一转变产生线118上的数值相位误差。线118上的数值相位误差是线110上的反馈与线104上的输入信号的转变之间的相位差。当线110上的反馈变得与线104上的输入信号同步时，线118上的数值相位误差接近数字值零。因为线106上的高频率时钟信号在比产生线104上的输入信号中的转变的原始时钟高的频率下操作，所以分数式相位检测器116仅在线106上的高频率时钟信号的某些循环中输出线118上的数值相位误差。在所描绘的实施例中，分数式相位检测器116还从线110上的反馈产生线102上的输出时钟信号。在其它实施例中，输出时钟信号由单独的产生器电路产生。
环路滤波器120对线118上的数值相位误差进行滤波以产生线114上的数值偏移值。环路滤波器120在线106上的高频率时钟信号的某些循环期间接收线118上的数值相位误差的经更新值。然而，环路滤波器120产生对于线106上的高频率时钟信号的每个循环有效的线114上的偏移值，且累加器108在线106上的高频率时钟信号的每个循环期间将线114上的此偏移值与寄存器112的当前值相加。
图2是根据本发明的各种实施例用于从线204上的输入时钟信号产生线202上的输出时钟信号的电路的框图。在此实施例中，线204上的输入信号一般不可为数据信号。线202上的输出时钟信号具有将线204上的输入时钟信号的频率乘以整数N与M的比率N/M的频率。分数式相位检测器206、环路滤波器208和累加器210在线212上的高频率时钟信号的控制下操作。
分数式相位检测器206的转变检测器214检测线204上的输入时钟信号的转变。在一个实施例中，线212上的高频率时钟信号和线204上的输入时钟信号是从独立的源导出的异步时钟信号，且转变检测器214额外提供用于使信号204与线212上的高频率时钟信号的时钟域同步的同步器。因此，线212上的高频率时钟信号可致使寄存器216在线204上的输入时钟信号的转变期间取样，使得寄存器216的输出为亚稳定的。然而，转变检测器214通常解决此亚稳定性，使得寄存器218的输出在不会亚稳定的情况下与线212上的高频率时钟信号同步。
转变检测器214可经配置以检测线204上的输入时钟信号的上升转变和/或下降转变。如果配置寄存器220设定为高值，那么门222输出线204上的输入时钟信号的每一上升转变的经断言值的单一循环。类似地，如果配置寄存器224设定为高值，那么门226输出线204上的输入时钟信号的每一下降转变的经断言值的单一循环。门228将来自门222和226的任何经断言值组合。因此，转变检测器214可经配置以基于配置寄存器220和224中存储的值而仅检测上升转变、仅检测下降转变或检测上升与下降转变两者。
配置转变检测器214以检测上升与下降转变两者允许转变检测器214更频繁地从线204上的输入时钟信号提供相位信息。更频繁地提供的相位信息可能改进某些应用中的同步。然而，在具有线204上的输入时钟信号的不对称工作循环的应用中，上升转变的相位可能与下降转变的相位实质上不同。因此，经改进的同步可能由于配置转变检测器214以仅检测上升转变或仅检测下降转变而得到。线202上的输出时钟信号具有将线204上的输入时钟信号的频率乘以整数N与M的比率N/M的频率。因此，线204上的输入时钟信号的M个循环的时间间隔与线202上的输出时钟信号的N个循环的时间间隔匹配。在一个实施例中，输入和输出时钟信号理想地在这些匹配的间隔中的每一者的开始处具有同时的上升转变。对于每一匹配的间隔的开始处的输入时钟信号的上升转变，线204上的输入时钟信号与线202上的输出时钟信号之间的理想相位差为零相位差。在每一匹配的间隔内，线204上的输入时钟信号的M个上升转变每一者类似地具有相对于线202上的输出时钟信号的理想相位差。
计数器230对线204上的输入时钟信号的转变进行计数。在一个实施例中，计数器230对以M为模的上升转变进行计数，且计数器230的值指定当前匹配的间隔内的当前上升转变。计数值零指定当前上升转变是新的匹配的间隔的开始处的上升转变。表232包含来自计数器230的计数的每一可能值的对应的相位补偿值。举例来说，值234是计数值零的相位补偿值零。表232中的值容易预先从M和N的值计算。
加法器236以数字方式将计数器230的当前值c的相位补偿值238与线240上的反馈相位值相加。此相加调节线240上的反馈相位值以产生线242上的相位误差值。在实现线202上的输出时钟信号与线204上的输入时钟信号之间的同步之后，线242上的标称相位误差值为值零。对于线204上的输入时钟信号的每一检测到的转变，分数式相位检测器206产生线242上的相位误差值，其指定相对于线202上的输出时钟信号的相位的所检测转变的相位。
产生器244从线240上的反馈相位值产生线202上的输出时钟信号。在一个实施例中，线240上的反馈相位值是二进制分数值，且产生器244提取此二进制分数值的最高有效位以产生线202上的输出时钟信号。在另一实施例中，产生器244产生多个多相位时钟信号。注意，产生器244为了清楚起见在图2中展示为包含在分数式相位检测器206中。然而，产生器244可视需要实施为与分数式相位检测器206分离的电路。
环路滤波器208对线242上的间歇地接收的相位误差值进行滤波以产生线246上的连续可用的偏移值。在线212上的高频率时钟信号的每一循环，累加器210将线246上的偏移值累加以针对线202上的输出时钟信号产生线240上的反馈相位值。
图3是根据本发明各种实施例用于从线304上的输入时钟或数据信号产生线302上的输出时钟信号的电路的框图。线306上的标称相位值提供线302上的输出时钟信号的相位，且线306上的数值相位值在高频率时钟(图3中未展示)的每一循环期间周期性地更新。
因为线302上的输出时钟信号具有将线304上的输入信号的原始时钟的频率乘以整数N与M的比率N/M的频率，所以对应匹配的时间间隔包含线304上的输入信号的原始时钟的M个循环和线302上的输出时钟信号的N个循环。
累加器308在每一匹配间隔内跟踪线302上的输出时钟信号的相位。累加器308包含用于在输出时钟信号的每一循环内存储线302上的输出时钟信号的当前相位的寄存器310。因为每一匹配间隔包含线302上的输出时钟信号的N个循环，所以寄存器310在每一匹配间隔的N个循环中的任一者内存储线302上的输出时钟信号的当前相位。累加器308还包含指示每一匹配间隔的N个循环中的当前一者的寄存器312。寄存器310和312一起在每一匹配间隔内提供线302上的输出时钟信号的线306上的当前相位。
因为高频率时钟具有比线302上的输出时钟信号高的频率且寄存器310在高频率时钟的每一循环中更新，所以存储在寄存器310中的相位值在高频率时钟的每一循环期间递增分数相位量。举例来说，如果高频率时钟具有比线302上的输出时钟信号的频率高十倍的频率，那么寄存器310中的值在高频率时钟的每一循环期间标称地递增三十六度相位。在一个实施例中，360度相位划分为2K个增量，且寄存器310存储K位二进制分数。在高频率时钟的每一循环，加法器314将线316上的适当分数偏移值与寄存器310中的当前分数相位相加。
如果加法器314产生线318上的进位输出，那么寄存器310中的分数相位值变为线302上的输出时钟信号的下一循环的相位。加法器320接着将寄存器312中的整数相位值的值递增。加法器320以N为模进行加法，因为寄存器312跟踪针对每一匹配的间隔的N个循环内的输出时钟信号的当前循环。在一个实施例中，寄存器312存储J位二进制整数值，其中J等于或超过以2为底对数的N经舍入的下一最高整数。
线306上的反馈相位值将来自寄存器310的分数相位值与来自寄存器312的整数相位值组合。在一个实施例中，线306上的反馈相位值是二进制数字，其具有来自寄存器310的分数部分和来自寄存器312的整数部分。线306上的反馈相位值在线302上的输出时钟信号的N个循环的匹配间隔内指定线302上的输出时钟信号的相位。另外，线306上的反馈相位值提供足够的信息以在线304上的输入信号的原始时钟的M个循环的匹配间隔内确定线304上的输入信号的预期相位。
分数式相位检测器322包含产生器324，其从线306上的反馈相位值产生线302上的输出时钟信号。在一个实施例中，产生器324从寄存器310的分数值中提取最高有效位以产生302上的输出时钟信号。在另一实施例中，产生器324将预定相位与线306上的反馈相位值相加，且产生器324接着从加法结果的分数部分中提取最高有效位以将线302上的所产生输出时钟信号的相位移位。注意，产生器324为了清楚起见在图3中展示为包含在分数式相位检测器322中。然而，产生器324可视需要实施为与分数式相位检测器322分离的电路。
为了从线306上的反馈相位值计算线304上的输入信号的预期相位，除法器326在数值上将线306上的反馈相位值除以来自寄存器328的固定或可编程值N，且乘法器330在数值上将除法结果乘以来自寄存器332的固定或可编程值M。来自乘法器330的线334上的结果是线304上的输入信号的预期相位。当线302上的输出时钟信号与线304上的输入信号同步时，线304上的输入信号的相位预期为相位零。
在一个实施例中，线304上的输入信号由以2.048MHz时钟计时的E1数据组成，且线302上的输出时钟信号由1.544MHz下所导出的T1时钟组成。在此实施例中，N为256且除法器326包含将线306上的反馈值移位八个位的连接。因为M为193＝128+64+1，所以乘法器330是将来自移位除法器326的值的适当移位版本相加的三输入加法器。
在另一实施例中，N不是二的幂。实际上，360度相位划分为N乘2K个增量。寄存器310包含用于以N为模对这些增量进行计数的任选的预定标器336。来自预定标器336的进位输出使K位二进制分数递增。加法器314通常将线316上的偏移值与预定标器336中的值和K位二进制分数两者相加。预定标器336可排除分数式相位检测器322中除以N的除法。
转变检测器338检测线304上的输入信号的转变。如果线304上的输入信号为数据信号，那么转变检测器可零星地检测转变。转变检测器338向环路滤波器342和取样器344指示线340上的检测到的转变以获得相位误差。每当转变检测器338检测到转变，取样器344就相对于线302上的输出时钟信号对线304上的输入信号的当前预期相位进行取样。取样器344将线346上的相位误差值提供给环路滤波器342。
环路滤波器342使用线340上的检测到的转变指示符对线346上的相位误差进行滤波。环路滤波器342从线346上可能零星地接收到的相位误差产生线316上的连续可用的偏移值，其用以保持线302上的输出时钟信号与线304上的输入信号同步。
图4是根据本发明各种实施例用于从线406上的输入时钟或数据信号产生线402到404上的多个输出时钟信号的电路的框图。线408和410上的数值相位值预测线406上的输入信号的相位，且线402和404上的输出时钟信号是从线408和410上的数值相位值导出。
相应线402到404上的输出时钟信号中的每一者具有将线406上的输入信号的原始时钟的频率乘以(针对输出时钟信号i)整数Ni与Mi的比率Ni/Mi的频率。整数Mi具有最小公倍数(LCM)，且匹配间隔为线406上的输入信号的原始时钟的LCM个数目的循环。线406上的输入信号的原始时钟以及线402到404上的输出时钟信号均具有在匹配间隔期间的整数个时钟循环。线408和410上的反馈相位值在匹配间隔内估计或预测线406上的输入信号的相位。线408和410上的反馈相位值确定线402和404上的输出时钟信号的相位。
累加器412包含用于存储反馈相位的分数部分的寄存器414和用于存储以反馈相位的LCM为模的整数部分的寄存器416。当用于分数部分的加法器418产生进位输出时，加法器420使以LCM为模的寄存器416中的整数值递增。在一个实施例中，分数部分包含例如用于以LCM为模进行加法的预定标器422。
分数式相位检测器425的转变检测器(TD)424检测线406上的输入信号的转变。在每一转变处，取样器426对预测线406上的输入信号的相位取样数值相位值的线408上的分数部分。如果线408和410上的反馈相位值与线406上的输入信号同步，那么线408上的相位值的分数部分为零，其在线428上输出。否则，取样器426在线428上输出相位误差的量值。
在一个实施例中，环路滤波器430对具有比例项和积分项的线428上的相位误差值进行滤波。比例项具有乘法器432提供的增益G1，且积分项具有乘法器434提供的增益G2。在线406上的输入信号的每一检测到的转变处，加法器436加上寄存器438中的值。加法器436将线428上的相位误差值乘以乘法器434的增益G2与寄存器438中的值相加。当转变检测器424未检测到高频率时钟(图4中未展示)的特定循环期间的转变时，不更新寄存器438。
在高频率时钟的每一循环，加法器440输出来自取样器426的相位误差的比例项乘以乘法器432的增益G1、来自寄存器438的积分项、以及恒定偏移442的和。恒定偏移442是线406上的输入信号的原始时钟的标称频率除以高频率时钟的标称频率。将了解，恒定偏移442可存储在寄存器中。加法器440在线444上输出偏移值。
产生器446从自乘法器448获得的相位值产生输出时钟信号402，所述乘法器448计算N1/M1乘以预测线406上的输入信号的相位的线408和410上的数值相位值。在一个实施例中，产生器446输出来自乘法器448的值的分数部分的最高有效位。任选的预定标器442允许乘法器448在不执行除法步骤的情况下乘以N1/M1。产生器450类似地通过将N1/M1乘以相位值(利用乘法器452)而产生线404上的输出时钟信号。注意，乘法器448到452以及产生器446到450为了清楚起见在图4中展示为包含在分数式相位检测器425中。然而，这些电路中的一些或全部可视需要实施为与分数式相位检测器425分离的一个或一个以上电路。
返回参看图3，将了解，分数式相位检测器322可产生一个或一个以上额外输出时钟信号，其每一者具有在匹配间隔期间的整数个时钟循环。每一额外输出时钟信号可由与图4的乘法器448和产生器446类似的乘法器和产生器从线306上的反馈相位值产生。匹配间隔可为包含所有时钟信号的整数个循环的最短时间间隔，且寄存器312可在此匹配间隔期间跟踪线302上的输出时钟信号的循环数目。另外，寄存器328和332可经编程以具有值1，使得线302上的输出时钟信号与线304上的输入信号的原始时钟同步，其还产生所述额外输出时钟信号。
认为本发明适用于用于从数据信号和/或时钟信号产生时钟信号的多种系统。所属领域的技术人员通过考虑本文揭示的本发明的说明书和实践将了解本发明的其它方面和实施例。希望将说明书和所说明的实施例仅视为实例，其中本发明的真实范围和精神由所附权利要求书指示。

Claims (10)

1.一种用于从输入信号产生至少一个输出时钟信号的电路，所述输入信号具有从原始时钟信号的第二多个转变所导出的第一多个转变，所述原始时钟信号具有与所述输出时钟信号的第二频率不同的第一频率，所述第二频率是将所述第一频率与第一整数值除以第二整数值的比率相乘的乘积，所述电路包括：
累加器，其用于周期性地将数值偏移值与数值相位值相加，其中所述输出时钟信号是从所述数值相位值产生；
分数式相位检测器，其耦合到所述累加器，用于从所述数值相位值产生针对所述输入信号的所述转变中每一者的相应数值相位误差；以及
环路滤波器，其耦合到所述累加器和所述分数式相位检测器，所述环路滤波器用于从所述相应数值相位误差的滤波产生所述数值偏移值。
2.根据权利要求1所述的电路，其中所述累加器在所述输出时钟信号的多个循环内产生所述数值相位值，且其中所述分数式相位检测器针对所述输入信号的每一转变，通过将所述转变处的所述数值相位值与所述第二整数值除以所述第一整数值的比率相乘而产生所述相应数值相位误差。
3.根据权利要求1所述的电路，其中：
所述电路产生多个输出时钟信号，每一输出时钟信号具有相应频率，每一相应频率是将所述数值相位值与相应分子整数值除以相应分母整数值的比率相乘的乘积，
所述累加器在所述第一频率下的一数目的循环内产生所述数值相位值，所述数目是所述分母整数值的最小公倍数，且
所述分数式相位检测器针对所述输入信号的每一转变产生所述相应数值相位误差，所述相应数值相位误差是所述转变处的所述数值相位值的分数部分。
4.根据权利要求1所述的电路，其中所述分数式相位检测器以所述第二整数值为模产生所述输入信号的所述转变的计数，且针对所述输入信号的每一转变产生所述相应数值相位误差，所述相应数值相位误差是所述数值相位值与所述转变处的所述计数的预定数值之间的差。
5.根据权利要求1所述的电路，其中所述输入信号的所述第一多个转变包含所述输入信号的每个正转变和所述输入信号的每个负转变中的至少一者。
6.根据权利要求1所述的电路，其中所述数值相位值包含分数部分和整数部分，所述整数部分是以整数值为模的所述数值相位值。
7.根据权利要求1所述的电路，其进一步包括用于接收具有比所述第一频率和所述第二频率高的频率的控制时钟信号的控制端口，其中所述累加器在所述控制时钟信号的每一有效转变处周期性地将所述数值偏移值与所述数值相位值相加。
8.根据权利要求1所述的电路，其中所述输出时钟信号包括所述数值相位值的分数部分的多个位的最高有效位。
9.根据权利要求1所述的电路，其中所述数值偏移值包括来自所述数值相位误差的所述滤波的数值校正值与预定数值的和，所述预定数值是所述第一频率和所述第二频率中一者的标称值除以所述周期性地将所述数值偏移值与所述数值相位值相加的速率的标称值。
10.根据权利要求1所述的电路，其中所述环路滤波器从作为第一值与第二值的和的数值校正值产生所述数值偏移值，其中所述第一值与所述相应数值相位误差成比例，且所述第二值与所述第一多个转变中的每一者处的所述相应数值相位误差的积分成比例。
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