CN1794587B - 用于生成准确的低抖动时钟的时钟生成器 - Google Patents

用于生成准确的低抖动时钟的时钟生成器 Download PDF

Info

Publication number
CN1794587B
CN1794587B CN200510132688XA CN200510132688A CN1794587B CN 1794587 B CN1794587 B CN 1794587B CN 200510132688X A CN200510132688X A CN 200510132688XA CN 200510132688 A CN200510132688 A CN 200510132688A CN 1794587 B CN1794587 B CN 1794587B
Authority
CN
China
Prior art keywords
clock
phase
data
circuit
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN200510132688XA
Other languages
English (en)
Other versions
CN1794587A (zh
Inventor
田村泰孝
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Publication of CN1794587A publication Critical patent/CN1794587A/zh
Application granted granted Critical
Publication of CN1794587B publication Critical patent/CN1794587B/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/07—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop using several loops, e.g. for redundant clock signal generation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/091—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector using a sampling device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

一种用于生成准确的低抖动时钟的时钟生成器，其具有：时钟生成电路，相位差检测电路和控制信号生成电路。时钟生成电路具有根据控制信号来改变时钟相位的功能，相位差检测电路对从时钟生成电路输出的时钟相位与基准波形的相位进行比较，并对这两者之间的相位差进行检测，控制信号生成电路根据从相位差检测电路获得的相位差信息，生成用于对时钟生成电路的时钟相位进行控制的控制信号。相位差检测电路具有多个相位检测单元，多个相位检测单元中的至少一个进行把时钟相位与基准波形的相位作直接比较的直接相位检测，以及多个相位检测单元中的至少另一个使用相位同步波形生成电路和相位信息抽取电路来进行间接相位检测，该相位同步波形生成电路用于生成与基准波形或时钟生成电路的输出相位同步的波形，并且该相位信息抽取电路用于从相位同步波形中抽取相位信息。

Description

用于生成准确的低抖动时钟的时钟生成器
本申请是原案申请号为03153593.3的发明专利申请(申请日：2003年8月18日，发明名称：用于生成准确的低抖动时钟的时钟生成器)的分案申请。
技术领域
本发明涉及一种能够在多个LSI芯片之间或者在单个芯片内的多个器件或电路组之间，或者在多个插板或机柜之间实现高速信号传输的信号传输技术，具体涉及一种用于高比特率信号传输的时钟生成器。
背景技术
最近，在计算机和其他信息处理设备中使用的各部件的性能已得到大幅提高。特别是，例如，诸如SRAM(静态随机存取存储器)和DRAM(动态随机存取存储器)那样的半导体存储器件以及诸如处理器和切换LSI那样的其他半导体器件的性能已得到很大提高。
半导体存储器件、处理器等的性能提高已达到系统性能无法进一步提高的程度，除非在部件或元件之间的信号传输速度增加。具体地说，例如，在DRAM和处理器之间(即：在LSI之间)的速度差距逐年扩大，并且在近几年中，该速度差距已成为阻碍整个计算机性能提高的瓶颈。并且，随着半导体芯片的高集成化和大型化，在芯片内的元件或电路组之间的信号传输速度正成为限制芯片性能的主要因素。并且，在外围装置和处理器/芯片组之间的信号传输速度也正成为限制系统整体性能的因素。
并且，由于半导体芯片的高集成化和大型化以及电源电压的低电平化(信号振幅的低电平化)等，因而不仅对于在机柜或插板(印刷布线板)之间，例如，在通过网络连接的服务器和主存储装置之间或者各服务器之间的信号传输，而且对于在各芯片之间或者在单个芯片内的各器件或电路组之间的信号传输，对提高信号传输速度的需求正日益增加。并且，在外围装置和处理器/芯片组之间的信号传输速度也正成为限制系统整体性能的主要因素。而且也强烈要求提高在设备内使电路板互连的所谓底板(也称为背面布线板BWB)中的信号传输速度。
一般，在电路组或芯片之间或者在机柜之间的高速信号传输中，在接收电路侧生成(恢复)用于在数据“0”(低电平“L”)和数据“1”(高电平“H”)之间进行判别的时钟。为了实现正确的信号收发，要求减少时钟上升时间内的变动(与理想周期定时的偏差)，该变动被称为抖动，因此，强烈要求提供一种能生成准确的低抖动时钟的时钟生成器。
以下将参照相关附图，对现有技术及其相关问题进行详细说明。
发明内容
本发明的目的是提供一种时钟生成器，该时钟生成器无论当根据时钟迁移率(clock transition rate)低的数据来生成内部时钟时，还是当通过使外部时钟乘以一高倍增系数来生成内部时钟时，都能生成准确的低抖动时钟。
根据本发明，提供了一种时钟生成器，该时钟生成器包括：时钟生成电路，其具有根据控制信号来改变时钟相位的功能；相位差检测电路，用于对从时钟生成电路输出的时钟相位与基准波形的相位进行比较，并对这两者之间的相位差进行检测；以及控制信号生成电路，用于根据从相位差检测电路获得的相位差信息，生成用于对时钟生成电路的时钟相位进行控制的控制信号，其中，相位差检测电路包括多个相位检测单元；多个相位检测单元中至少一个相位检测单元进行把时钟相位与基准波形的相位直接作比较的直接相位检测；以及多个相位检测单元中至少另一个相位检测单元使用相位同步波形生成电路和相位信息抽取电路来进行间接相位检测，该相位同步波形生成电路用于生成与基准波形或时钟生成电路的输出相位同步的波形，并且该相位信息抽取电路用于从相位同步波形中抽取相位信息。
在直接相位检测中，可以对第一频率上的时钟相位与基准波形的相位进行比较；以及在间接相位检测中，可以对比第一频率高的第二频率上的时钟相位与相位同步波形生成电路的输出进行比较。通过对时钟和外部提供的数据之间的相位差进行检测，可以进行直接相位检测；以及通过对时钟和与外部提供的数据同步的数据时钟之间的相位差进行检测，可以进行间接相位检测。该时钟生成器还可以包括时钟相位调整电路，用于根据由多个相位检测单元生成的信号，对时钟相位进行调整，其中，对于多个相位检测单元的各输出，影响时钟相位的响应速度特性可以不同。
对于用于发送数据时钟的一条数据时钟线，可以在多条数据线上发送数据；数据时钟线和数据线各自可以设有时钟生成电路；设置在数据时钟线上的时钟生成电路可以对由时钟生成电路生成的时钟和数据时钟之间的相位差进行检测，根据所检测的相位差的值来对时钟相位进行调整，把用于对相位进行调整的控制信号提供给设置在各数据线上的时钟生成电路，以及根据所提供的控制信号并根据用于表示在时钟和数据线上的数据之间的相位差的信号来生成时钟控制信号。与数据时钟相位的增加率对应的值可以根据从与数据时钟线相关的相位检测单元获得的相位信息来获得，并且可以被提供给各数据线上的时钟相位调整电路，在该调整电路中，根据与该值有关的信息以及与时钟和数据线上的数据之间的相位差有关的信息，对时钟相位进行调整。
时钟相位检测可以使用以下两者来进行，即：相位差检测电路，用于对外部基准时钟与由时钟生成电路生成的时钟进行比较，并对这两者之间的相位差进行检测；以及相位检测电路，用于当从时钟生成电路输出的时钟被提供给PLL或DLL时，对PLL或DLL的相位进行检测。从在外部基准时钟和由时钟生成电路输出的时钟之间的相位比较获得的值可以用于使用一个较长时间常数来对时钟生成电路的相位进行控制，并且从PLL或DLL的相位检测电路获得的相位信息可以用于使用一个较短时间常数来对时钟生成电路的相位进行控制。
并且，根据本发明，还提供了一种时钟生成器，该时钟生成器包括：第一相位比较器，用于在外部提供的基准信号和内部时钟之间进行相位比较；相位同步时钟生成电路，用于生成与基准信号相位同步并且时钟迁移率比基准信号高的比较时钟；第二相位比较器，用于在比较时钟和内部时钟之间进行相位比较；加法器，用于对从第一相位比较器获得的第一相位差信息和从第二相位比较器获得的第二相位差信息进行求和；以及内部时钟生成电路，用于生成根据加法器的输出来调整其相位的内部时钟。
该时钟生成器还可以包括：低通滤波器，用于使第一相位比较器的输出中包含的低频能够通过其自身被发送并被提供给加法器；以及高通滤波器，用于使第二相位比较器的输出中包含的高频能够通过其自身被发送并被提供给加法器。基准信号可以是外部提供的基准时钟，并且可以通过使基准时钟倍增来生成内部时钟。相位同步时钟生成电路可以是倍增电路。
基准信号可以是外部提供的数据，并且内部时钟可以是用于接收该数据的时钟。针对在多条数据线上并行发送的数据，基准时钟可以是在一条数据时钟线上发送的数据时钟；内部时钟可以被生成为用于接收在多个数据线上发送的各数据的多个数据接收时钟；可以为数据时钟线设置一个第二相位比较器；可以为多条数据线中的各数据线设置一个第一相位比较器、加法器以及内部时钟生成电路；各加法器可以对从与之相关的第一相位比较器获得的第一相位差信息和从第二相位比较器获得的第二相位差信息进行求和；以及各内部时钟生成电路可以生成根据与之相关的加法器的输出来调整其相位的内部时钟。
附图说明
通过参照附图，从如下对优选实施例所作的说明，可以更清楚地了解本发明，在附图中：
图1是示出现有技术时钟生成器的一例的方框图；
图2是示出根据本发明的时钟生成器的基本构成的方框图；
图3是示出根据本发明的时钟生成器的第一实施例的方框图；
图4是示出图3的时钟生成器中的2倍增电路的一例的电路图；
图5是示出根据本发明的时钟生成器的第二实施例的方框图；
图6是概念性示出根据本发明的时钟生成器的第三实施例的方框图；
图7是示出根据本发明的时钟生成器的一部分的一个构成例的方框电路图；
图8是概念性示出根据本发明的时钟生成器的第四实施例的方框图；
图9是示出根据本发明的时钟生成器的第五实施例的方框图；
图10是示出图9的时钟生成器中相位同步时钟生成电路的一例的电路图；以及
图11是示出根据本发明的时钟生成器的第六实施例的方框电路图。
具体实施方式
在对根据本发明的时钟生成器的优选实施例进行详细说明之前，以下将参照图1，对现有技术时钟生成器及其相关问题进行说明。
一般，用于高速信号传输的时钟生成采用两种方式来实现。一种方式是根据接收数据来再生时钟；由于数据“0”和“1”之间的判别是使用再生时钟来进行，因而该技术被称为CDR(时钟和数据恢复)，另一种方式(尽管从广义上来说是CDR技术的一种形式)是根据从芯片外部提供的基准时钟，在芯片内部生成必要频率时钟。根据CDR方法，可能会需要种高频基准时钟，并且也可采用CDR技术来生成用于该目的的时钟。用于进行高速信号传输的发送机(Tx)也需要高频时钟。由于直接从芯片外部提供这种高频时钟是不实用的，因而优选的是把较低频率时钟提供给芯片，并且通过使该低频时钟倍增，在芯片内部生成必要时钟。
一般，PLL(锁相环)用于使时钟倍增，并且在这种时钟内也需要减少抖动。此处，对于CDR和时钟倍增，所用操作原理基本上相同。
图1是示出现有技术时钟生成器的一例的方框图。在图1中，标号101表示相位比较器，102表示电荷泵(charge pump)，103表示环路滤波器，104表示VCO(压控振荡器)，105表示1/n分频器。
如图1所示，在现有技术时钟生成器中，外部基准时钟(外部时钟)CLK1或输入数据DATA被提供给相位比较器101，并且通过把外部时钟CLK 1的相位与下述1/n分频器105的输出进行比较，对内部时钟CLK 2的相位进行调整。该相位调整通常使用VCO 104来进行。也就是说，电荷泵102由相位比较器101的输出进行驱动，并且电荷泵102的输出通过环路滤波器103并作为控制电压被提供给VCO 104，VCO 104的振荡频率由该控制电压来控制。
VCO 104的输出作为内部时钟CLK 2被提供给芯片内的各电路，同时，该输出通过1/n分频器105被反馈给相位比较器101。具体地说，考虑以下一例，即：提供50MHz时钟作为外部时钟CLK 1，并且通过将该外部时钟乘以100来生成5GHz时钟作为内部时钟CLK 2；在此情况下，VCO 104的输出(内部时钟CLK 2)由1/n分频器105进行100分频，并被反馈给相位比较器101，在相位比较器101中，把该相位与外部时钟CLK 1的相位进行比较。另一方面，在以下情况，即：在相位比较器101中对数据(输入数据DATA)与内部时钟CLK 2进行比较的情况下，通常，对内部时钟CLK 2不进行分频。
当根据数据(输入数据DATA)恢复时钟时，会出现以下情况，即：数据从0迁移到1或者从1迁移到0的迁移率不足够高。例如，对于不进行编码的数据，存在连续发送0或1的情况；在此情况下，进行相位比较不太频繁，并且在不进行相位比较的期间，内部时钟(CLK 2)和数据(DATA)之间的相位差可能会增加，也就是说，抖动可能会增加。
同样，当通过使外部时钟(CLK 1)倍增来生成内部时钟(CLK 2)时，如果倍增系数较高，则当根据数据来恢复时钟时，会发生与上述问题类似的问题。也就是说，当倍增系数较高时，进行相位比较的间隔增加，从而使对相位差进行校正的频率减少，结果，相位误差(抖动)增加。
以下将参照图2，对根据本发明的时钟生成器的基本构成进行说明。
图2是示出根据本发明的时钟生成器的基本构成的方框图。在图2中，标号1和7表示相位比较器(相位检测单元)，2和8表示电荷泵，3表示低通滤波器，4表示加法器，5表示VCO(压控振荡器，作为时钟生成电路)，6表示相位同步时钟生成电路(相位同步信号生成电路)，9表示高通滤波器。
如图2所示，在根据本发明的时钟生成器中，将输入数据DATA(或者要进行倍增的基准时钟(外部时钟)CLK 1)例如从时钟生成器外部提供给相位比较器1，并且把输入数据DATA与从VCO 5输出的内部时钟CLK 2进行相位比较。相位比较器1的输出被提供给电荷泵2以驱动电荷泵2，电荷泵2的输出通过低通滤波器3被提供给加法器4。VCO 5由从加法器4输出的信号(控制电压)，即：低通滤波器3的输出和高通滤波器9的输出之和来控制。
此处，如图2中的虚线L1所示，相位同步时钟生成电路6供有外部输入数据DATA(或者外部时钟CLK 1)，并把与输入数据(接收数据)DATA相位同步的比较时钟CLK 3提供给相位比较器7，或者如图2中的虚线L2所示，相位同步时钟生成电路6供有内部时钟CLK 2，并把与内部时钟CLK 2相位同步的比较时钟CLK 3提供给相位比较器7。此处，从相位同步时钟生成电路6输出的比较时钟CLK 3是与输入数据DATA或内部时钟CLK 2同步的时钟，但是其时钟迁移数被设定成比输入数据DATA或内部时钟CLK 2的时钟迁移数大。
相位比较器7把相位同步时钟生成电路6的输出，即：具有更高时钟迁移数的比较时钟CLK 3的相位与从VCO 5输出的内部时钟CLK 2的相位进行比较。相位比较器7的输出被提供给电荷泵8以驱动电荷泵8，电荷泵8的输出通过高通滤波器9被提供给加法器4。VCO 5的振荡频率(内部时钟CLK 2的频率)由加法器4的输出(控制电压)，即：低通滤波器3的输出和高通滤波器9的输出之和来控制。
如上所述，从相位同步时钟生成电路6输出的比较时钟CLK 3与输入数据DATA或内部时钟CLK 2相位同步，但是具有比接收数据更高的时钟迁移率，并且从相位比较器7获得的相位信息包含在高频分量范围内的内部时钟的相位信息。然而，在相位比较器7中，由于在接收数据和比较时钟CLK 3之间发生有限相位误差，因而如果仅使用相位比较器7来进行控制，则在内部时钟CLK 2和接收数据之间也发生相位误差。该误差会导致包括直流分量在内的低频的变动。
鉴于此，在根据本发明的时钟生成器中，从相位比较器1(此处不发生相位误差)获得的相位差的低频分量通过低通滤波器3被提供给加法器4，而从相位比较器7获得的相位差的高频分量通过高通滤波器9被提供给加法器4，并且在加法器4中对低通滤波器3的输出和高通滤波器9的输出进行求和，以获得从低频到高频的无误差的相位差信号。也就是说，尽管相位比较(相位检测)的频率较低，然而在加法器4中把以在低频范围内包含较少误差的相位比较器1的输出为基础的相位差信号与以能提供足够高的相位比较频率并能对高频分量中的相位误差进行测量的相位比较器7的输出为基础的相位差信号进行组合，并且VCO 5由该加法器4的输出来控制；由于如上所述在宽频范围内进行相位比较，因而可以通过减少相位误差(抖动)来生成内部时钟CLK 2。
这样，根据本发明，无论当根据时钟迁移率低的数据来生成内部时钟时，还是当通过将外部时钟乘以一高倍增系数来生成内部时钟时，都能生成低抖动时钟，因而可实现定时裕度(timing margin)大的接收电路和能够进行准确时钟生成的时钟生成器。
以下将参照附图，对根据本发明的时钟生成器的各种实施例进行说明。
图3是示出根据本发明的时钟生成器的第一实施例的方框图。在图3中，标号1和7表示相位比较器，2和8表示电荷泵，4表示加法器，5表示VCO(压控振荡器)，6表示2倍增电路(相位同步时钟生成电路)，9表示高通滤波器，10表示处理电路，11表示控制信号生成电路。
如图3所示，在第一实施例的时钟生成器中，相位比较器1把外部时钟CLK 1(或者输入数据DATA)的相位与从VCO 5输出的内部时钟CLK 2的相位进行比较，而相位比较器7把由2倍增电路6进行2倍增的外部时钟的相位(比较时钟CLK 3的相位)与内部时钟CLK 2的相位进行比较。
相位比较器1和7的输出被提供给控制信号生成电路11，并且VCO 5由从控制信号生成电路11输出的控制信号(控制电压)来控制，从而输相位受控的内部时钟CLK 2。控制信号生成电路11包括：电荷泵2，其由相位比较器1的输出进行驱动；电荷泵8，其由相位比较器7的输出进行驱动；加法器4，用于对电荷泵2的输出和通过高通滤波器9提供的电荷泵8的输出进行求和；以及处理电路10，用于执行加法器4的输出的积分处理，然后执行一阶零处理((s+α)/s)。
也就是说，在控制信号生成电路11中，由相位比较器7的输出驱动并通过用于截止较低频分量的高通滤波器9的电荷泵8的输出被输入到加法器4，在加法器4中，把电荷泵8的输出与由相位比较器1的输出驱动的电荷泵2的输出进行求和，然后所生成的和被输入到处理电路10，处理电路10进行指定的积分处理(s+α)/s；然后，VCO 5生成内部时钟CLK 2，VCO 5的操作由处理电路10的输出来控制。
这样，根据第一实施例的时钟生成器，由于相位比较器7把由2倍增电路6进行2倍增的外部时钟的相位(比较时钟CLK 3的相位)与内部时钟CLK 2的相位进行比较，因而相位比较的截止频率提高2倍。此处，由2倍增电路6输出的比较时钟CLK 3与外部时钟CLK 1相位同步(尽管双方频率不同，因为一方的频率是另一方的频率的倍数)，但却存在静态相位误差(包括直流分量在内的低频的变动)。然而，从通过将外部时钟CLK 1进行2倍增所生成的比较时钟CLK 3获得的相位差信号的低频分量被高通滤波器9截止，并且加法器4对高通滤波器9的输出与从常规相位检测装置(相位比较器1和电荷泵2)获得的相位差信号进行求和；从而，可在宽频范围内获得低频分量中无误差的相位差信号。
图4是示出图3的时钟生成器中2倍增电路的一例的电路图。
如图4所示，2倍增电路6包括nMOS晶体管61～63；此处，差分输入时钟CLK 1和/CLK 1被提供给晶体管61和62的栅极，并且从连接晶体管61和62的共源极与晶体管63的漏极的节点取出输出(比较时钟CLK 3)。也就是说，通过将输入时钟(外部时钟)CLK 1进行2倍增来生成比较时钟CLK 3，并且在相位比较器7中，把频率是外部时钟CLK 1频率的两倍的比较时钟CLK 3与内部时钟CLK 2进行相位比较。
图5是示出根据本发明的时钟生成器的第二实施例的方框图，其中，生成与外部提供的数据同步的内部时钟。在图5中，标号21表示触发器电路(FF电路)，22和23表示相位比较器，24表示控制电压生成电路(控制信号生成电路)，25表示VCO。
在图3所示的上述第一实施例的时钟生成器中，在接收侧生成相位同步时钟，但是在图5所示的第二实施例的时钟生成器中，在发送侧生成相位同步时钟。更具体地说，在用于生成输出数据的电路中使用的FF电路21的驱动时钟被用作数据时钟D-CLK，并与数据一起被发送。在接收侧，相位比较器22把内部时钟CLK 2(VCO 25的输出时钟)的相位与数据DATA的相位进行比较，并且相位比较器23把内部时钟CLK 2的相位与数据时钟D-CLK的相位进行比较。
在这两个相位比较器22和23的输出中，进行与数据时钟D-CLK的相位比较的相位比较器(23)的输出通过高通滤波器，而进行与数据DATA的相位比较的相位比较器(22)的输出通过低通滤波器；然后，在控制电压生成电路24中将这两个输出进行求和，并且VCO 25生成内部时钟CLK 2，VCO25的操作由控制电压生成电路24的输出(控制电压)进行控制。
在第二实施例的时钟生成器中，由于在数据发送侧生成要保证相位同步的时钟，因而可使用比第一实施例更简单的电路来生成内部时钟CLK2；并且，由于使用数据时钟D-CLK，因而即使当数据的时钟迁移率较低时，也能以高精度生成内部时钟。第二实施例的另一优点是，由于不使用与数据时钟D-CLK的相位比较结果的低频分量(包括直流分量)，因而在数据时钟D-CLK和数据DATA之间的稳态相位误差不会影响内部时钟CLK 2的相位。
图6是概念性示出根据本发明的时钟生成器的第三实施例的方框图。在图6中，标号31和41-0～41-n表示加法器(减法器)；32和42-0～42-n表示接收器/相位比较器(相位检测器)；33和43-0～43-n表示相位内插器(PI)；34、39和44-0～44-n表示系数乘法器；35、37、45-0～45-n和47-0～47-n表示加法器；36表示频率寄存器(积分电路)；38表示相位寄存器(积分电路)；40表示高通滤波器；46-0～46-n表示寄存器。此处，频率寄存器36和相位寄存器38 可使用例如加法器和累加器来构成。
系数乘法器34将接收器/相位检测器32的输出乘以系数g1，并把该结果提供给加法器35，系数乘法器39将接收器/相位检测器32的输出乘以系数g2，并把该结果提供给加法器37，系数乘法器44-0～44-n将接收器/相位检测器42-0～42-n的各输出乘以系数g3，并把该结果提供给各加法器45-0～45-n。
在第三实施例的时钟生成器中，相位寄存器38和相位内插器33(43-0～43-n)与图2中的VCO 5对应；系数乘法器34和39、加法器35以及频率寄存器36与图2中的电荷泵8和高通滤波器9对应；接收器/相位检测器32与图2中的相位比较器7对应；系数乘法器44-0～44-n、加法器45-0～45-n以及寄存器46-0～46-n与图2中的电荷泵2和低通滤波器3对应；以及接收器/相位检测器42-0～42-n与图2中的相位比较器1对应。并且，加法器47-0～47-n各自均输出具有相位信息的恢复代码，而相位内插器43-0～43-n的输出被提供给减法器41-0～41-n，并同时用作数据接收时钟RD-0～RD-n。
如图6所示，在第三实施例的时钟生成器中，对于一条数据时钟线Pclk(在差分信号情况下，对于一对数据时钟线)，设有多条数据线Pdata-0～Pdata-n(例如，16条数据线，或者在差分信号情况下为16对)，并且对于各数据线Pdata-0～Pdata-n，设有用于生成各接收时钟的相位内插器43-0～43-n。相位内插器33和43-0～43-n各自均是用于根据差分时钟的两个相位(相位间隔为90度)的加权和来生成任意相位的信号的电路。并且，由于在各相位内插器33和43-0～43-n中使用的相位权重由数模变换器(DAC)来控制，因而控制信号生成大多通过数字处理来进行。各相位内插器33和43-0～43-n例如设有相位间隔为90度的四个相位时钟，并通过对该四个相位时钟进行加权和加法运算来生成任意相位的信号。
在第三实施例的时钟生成器中，在数据时钟D-CLK和内部时钟CLK 2之间的相位比较结果被输入到第一锁相环LP 1内。在该环路LP 1中，对数据时钟D-CLK和内部时钟CLK 2之间的相位比较结果进行积分，并将其反馈给相位内插器33。反馈环路LP 1包含用于进行积分的两个寄存器：一个是频率寄存器36，其对与在数据时钟D-CLK和从相位内插器33输出的基准时钟之间的频率偏移对应的数值进行累加，另一个是相位寄存器38，其对与数据时钟D-CLK的相位对应的数值进行累加。在这两个寄存器36和38中，相位寄存器38的内容用作向数据接收反馈环路的输入。
在用于生成数据接收时钟RD-0～RD-n的环路LP 2中，在各加法器47-0～47-n上的两个端口输入相位误差。也就是说，一个是用于进行数据和内部时钟CLK 2之间的相位比较的相位比较器(42-0～42-n)的输入端口，另一个是用于从数据时钟接收环路LP 1接收相位寄存器38的内容的输入端口。
在第三实施例的时钟生成器中，通过将指定偏置值加到数据时钟接收环路LP 1中的相位寄存器38的内容，可生成各数据接收时钟相位代码RC-0～RC-n。偏置值可从反馈环路LP 2中获得，数据和内部时钟之间的相位差被输入到该反馈环路LP 2。时钟相位代码RC-0～RC-n例如用于测试目的。
根据第三实施例的时钟生成器，可生成用于接收多信道数据的时钟RD-0～RD-n。可从时钟迁移率高的数据时钟(D-CLK：Pclk)中获得相位差的高频分量，并且根据数据和内部时钟之间的相位比较结果，可对数据信道之间的偏移(skew)进行校正。第三实施例的时钟生成器还具有一个优点是，由于偏移大都表现为静态变化，因而即使当数据的时钟迁移率相当低时，也能在没有专用启动协议的情况下进行偏移校正。
图7是示出图6所示的时钟生成器的一部分的一个构成例的方框电路图，更具体地说，示出了与减法器31和41-1～41-n、接收器/相位检测器(Rx/PDC)32和42-2～42-n以及相位内插器(PI)33和43-2～43-n对应的电路方框。
也就是说，图6中的减法器31和41-1～41-n以及Rx/PDC 32和42-2～42-n各自均包括：例如，接收器(Rx)51，用于接收相位内插器53(33和43-2～43-n)的输出；以及逻辑电路(相位检测电路，相位比较电路)，用于接收接收器51的输出。
图8是概念性示出根据本发明的时钟生成器的第四实施例的方框图。
从图6和图8之间的比较可知，第四实施例的时钟生成器与上述第三实施例的时钟生成器的不同之处在于，省略了高通滤波器40和加法器47-0～47-n，而是设置了用于将频率寄存器36的输出与系数乘法器44-0～44-n的各输出相加的加法器48-0～48-n。也就是说，在第四实施例的时钟生成器中，把内置于用于接收数据时钟D-CLK(Pclk)的电路内的相位调整反馈环路(时钟相位调整电路)中的频率寄存器36的内容提供给各数据接收时钟生成电路(环路LP 2)。
此处，频率寄存器36的内容与数据和基准时钟之间的相位差对应。也就是说，在第四实施例的时钟生成器中，数据时钟D-CLK用于抽取数据和基准时钟之间的相位差；尽管在该相位差信息中不包含有关各数据线(Pdata-0～Pdata-n)的偏移不同的信息，然而使用数据和内部时钟之间的相位差的检测结果，可再现偏移。
这样，在第四实施例的时钟生成器中，从数据时钟接收电路(LP1)获得含有相位误差的高频分量但不包含偏移信息的信息，并且通过把该信息与根据数据线和内部时钟之间的相位比较获得的直流分量信息进行组合，生成相位调整信号。因此，可自动把高频分量和低频(直流)分量进行组合，而无须进行专门数字滤波操作，这不仅可使环路稳定，而且还可进一步加快操作。
图9是示出根据本发明的时钟生成器的第五实施例的方框图；此处给出该方框图是为了对应用于使外部时钟(CLK 1)倍增的时钟倍增PLL的例子进行分析。图10是示出图9的时钟生成器中的相位同步时钟生成电路的一例的电路图。
如图9和图10所示，在第五实施例的时钟生成器中，间接时钟相位检测装置(局部反馈环路)是与内部时钟(CLK 2)同步的DLL(延迟锁定环)60；该DLL 60使用四级差分延迟元件(601～604)，并且经过这些延迟级601～604的延迟由控制电压来控制，并被调整为与一个时钟周期相等的值。此处，图9中的DLL(局部反馈环路)60被认为具有减法元件(加法元件)76、提供增益K的放大元件77以及积分元件78，并且与例如图2所示的相位同步时钟生成电路6、相位比较器7(76，77)、电荷泵8(78)以及高通滤波器9对应。另一方面，图9中的减法元件71和放大元件72与图2中的相位比较器1对应，积分元件73与图2中的电荷泵2对应，减法元件74与图2中的加法器4对应，VCO 75与图2中的VCO 5对应。
相位比较器605把内部时钟(差分时钟CLK 2，/CLK 2)的相位与通过延迟级601～604的时钟的相位进行比较，并且根据相位比较结果，驱动电荷泵并生成控制电压以便对延迟进行控制。此处，相位比较器605可以被认为是用于把预定增益(K)提供给相位差的元件(77)，而电荷泵可以被认为是积分元件(78)；因此，该反馈电路的开环增益G为
G＝K/s
因此，传递特性为
G/(1+G)＝K/(s+K)
该传递特性是线性响应特性。并且，针对输入相位，相位检测器的传递特性为
E＝1-G/(1+G)＝s/(s+K)
对于输入相位，该特性表现为高通特性(高通滤波器9)。
如上所述，通过内设DLL，由于可不使用外部时钟(CLK 1)就能获得有关内部时钟(CLK 2)的相位信息，因而即使当外部时钟频率与内部时钟频率的比率较小(倍增系数较大)时，也能获得内部时钟相位的高频分量。
从相位比较器1(71，72)输出的并通过对外部时钟CLK 1和内部时钟CLK 2之间的相位差进行检测而获得的信号通过电荷泵2(73)被提供给加法器4(减法元件74)，在加法器4中，对该信号与从DLL 60中的相位比较器605获得的信号进行求和，以生成用于控制VCO 5(75)的控制信号(控制电压)。
在第五实施例的时钟生成器中，即使当外部时钟CLK 1与内部时钟CLK 2的频率比率较小时，由于使用DLL，因而也能在高频范围内获得内部时钟的相位信息，因此，可减少时钟抖动。此处，在第五实施例的时钟生成器中，PLL可以用作DLL 60。
图11是示出根据本发明的时钟生成器的第六实施例的方框电路图。
从图9和图11之间的比较可知，在第六实施例的时钟生成器中，相位比较器1(71，72)的输出，即：外部时钟CLK 1和内部时钟CLK 2之间的相位比较结果通过低通滤波器79被提供给加法器4(74)，在该加法器4(74)中，将该输出与从DLL 60获得的相位差信号进行求和。此处，低通滤波器79被构成为具有低通滤波器截止频率，该截止频率与由上述DLL 60具有的高通特性s/(s+K)实现的截止频率匹配，因此，可获得从低频到高频范围上平坦的无误差的相位差信号(内部时钟CLK 2)。
也就是说，在第六实施例的时钟生成器中，由于可从DLL 60获得内部时钟CLK 2的相位误差的高频分量，因而可通过在加法器4(74)中把DLL60的相位检测中的高通滤波器截止频率与低通滤波器79的截止频率进行组合，来获得涵盖从直流到高频范围的宽范围的相位信息。然后，通过针对从外部时钟CLK 1获得的相位信息来减小截止频率，即使当外部时钟的频率较低时，也能生成低抖动时钟；并且，即使外部时钟CLK 1包含抖动，当生成内部时钟时，在输出中也不会出现抖动(抖动不会传播)。
如上所述，根据本发明的时钟生成器的各实施例，通过实施在高速信号接收电路中使用的时钟恢复电路(或者基准时钟生成器等)，由于当输入数据或外部时钟的时钟迁移率较低时，由于可在高频范围内获得内部时钟的相位信息，因而也可生成低抖动时钟，因此，可实现一种具有较大接收定时裕度的接收电路。
如上详细所述，根据本发明，可提供一种时钟生成器，该时钟生成器无论当根据时钟迁移率低的数据来生成内部时钟时，还是当通过使外部时钟乘以一高倍增系数来生成内部时钟时，都能够生成低抖动时钟。
本发明的许多不同实施例都可以在不背离本发明的精神和范围的情况下构成，并且应该理解，本发明不限于在本说明书中所述的具体实施例，除了在所附权利要求中定义的以外。

Claims (5)

1.一种时钟生成器，该时钟生成器包括：
第一相位比较器，用于在外部提供的基准信号和内部时钟之间进行相位比较；
相位同步时钟生成电路，用于生成与基准信号相位同步并且时钟迁移率比基准信号高的比较时钟；
第二相位比较器，用于在比较时钟和内部时钟之间进行相位比较；
低通滤波器，用于使所述第一相位比较器的输出中包含的低频分量能够通过其自身被发送；
高通滤波器，用于使所述第二相位比较器的输出中包含的高频分量能够通过其自身被发送；
加法器，用于对从所述低通滤波器获得的第一相位差信息和从所述高通滤波器获得的第二相位差信息进行求和；以及
内部时钟生成电路，用于生成根据所述加法器的输出来调整其相位的内部时钟。
2.根据权利要求1所述的时钟生成器，其中，基准信号是外部提供的基准时钟，并且通过使基准时钟倍增来生成比较时钟。
3.根据权利要求2所述的时钟生成器，其中，相位同步时钟生成电路是倍增电路。
4.根据权利要求1所述的时钟生成器，其中，基准信号是外部提供的数据，并且该数据是利用内部时钟来接收的。
5.根据权利要求1所述的时钟生成器，其中，
针对在多条数据线上并行发送的数据，基准时钟是在一条数据时钟线上发送的数据时钟；
内部时钟被生成为用于接收在所述多个数据线上发送的各数据的多个数据接收时钟；
所述高通滤波器设置用于所述数据时钟线；
所述低通滤波器、所述加法器以及所述内部时钟生成电路设置用于所述多条数据线中的各数据线；
各所述加法器对从与之相关的所述低通滤波器获得的第一相位差信息和从所述高通滤波器获得的第二相位差信息进行求和；以及
各所述内部时钟生成电路生成根据与之相关的所述加法器的输出来调整其相位的内部时钟。
CN200510132688XA 2002-08-27 2003-08-18 用于生成准确的低抖动时钟的时钟生成器 Expired - Fee Related CN1794587B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP247450/2002 2002-08-27
JP2002247450A JP4093826B2 (ja) 2002-08-27 2002-08-27 クロック発生装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CNB031535933A Division CN1266835C (zh) 2002-08-27 2003-08-18 用于生成准确的低抖动时钟的时钟生成器

Publications (2)

Publication Number Publication Date
CN1794587A CN1794587A (zh) 2006-06-28
CN1794587B true CN1794587B (zh) 2010-11-17

Family

ID=31492552

Family Applications (2)

Application Number Title Priority Date Filing Date
CNB031535933A Expired - Fee Related CN1266835C (zh) 2002-08-27 2003-08-18 用于生成准确的低抖动时钟的时钟生成器
CN200510132688XA Expired - Fee Related CN1794587B (zh) 2002-08-27 2003-08-18 用于生成准确的低抖动时钟的时钟生成器

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CNB031535933A Expired - Fee Related CN1266835C (zh) 2002-08-27 2003-08-18 用于生成准确的低抖动时钟的时钟生成器

Country Status (6)

Country Link
US (1) US6900676B1 (zh)
EP (1) EP1394949B1 (zh)
JP (1) JP4093826B2 (zh)
KR (1) KR100963859B1 (zh)
CN (2) CN1266835C (zh)
DE (1) DE60308286T2 (zh)

Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7869553B1 (en) 2003-01-21 2011-01-11 Altera Corporation Digital phase locked loop circuitry and methods
JP4335586B2 (ja) * 2003-06-11 2009-09-30 Ｎｅｃエレクトロニクス株式会社 クロックアンドデータリカバリ回路
US7286069B1 (en) * 2004-05-25 2007-10-23 Cirrus Logic, Inc. Systems and methods for clock mode determination utilizing divide ratio testing
US7599458B2 (en) * 2004-10-19 2009-10-06 Hewlett-Packard Development Company, L.P. System and method to reduce jitter
US7457393B2 (en) * 2004-12-29 2008-11-25 Intel Corporation Clock recovery apparatus, method, and system
JP2006339354A (ja) * 2005-06-01 2006-12-14 Tdk Corp 半導体ｉｃ及びその製造方法、並びに、半導体ｉｃ内蔵モジュール及びその製造方法
US7680232B2 (en) * 2005-01-21 2010-03-16 Altera Corporation Method and apparatus for multi-mode clock data recovery
US7693247B2 (en) * 2005-09-26 2010-04-06 Infineon Technologies Ag Phase locked loop having reduced inherent noise
US7366966B2 (en) * 2005-10-11 2008-04-29 Micron Technology, Inc. System and method for varying test signal durations and assert times for testing memory devices
US7379382B2 (en) 2005-10-28 2008-05-27 Micron Technology, Inc. System and method for controlling timing of output signals
JP4562647B2 (ja) * 2005-11-30 2010-10-13 アイコム株式会社 クロック信号発生装置、クロック信号発生方法及びプログラム
KR100658223B1 (ko) 2005-12-01 2006-12-15 한국전자통신연구원 실시간 위치추적 시스템에서의 고정밀 시각 동기화 장치 및그 방법
US20070180418A1 (en) * 2006-01-30 2007-08-02 Fam Fook T Clock scheme for circuit arrangement
US7583117B2 (en) * 2006-04-20 2009-09-01 Realtek Semiconductor Corp. Delay lock clock synthesizer and method thereof
US7764759B2 (en) * 2006-06-13 2010-07-27 Gennum Corporation Linear sample and hold phase detector for clocking circuits
US8122275B2 (en) 2006-08-24 2012-02-21 Altera Corporation Write-leveling implementation in programmable logic devices
US8488186B2 (en) * 2007-01-24 2013-07-16 Xerox Corporation Gradual charge pump technique for optimizing phase locked loop (PLL) function in sub-pixel generation for high speed laser printers switching between different speeds
TWI338502B (en) * 2007-05-15 2011-03-01 Realtek Semiconductor Corp Interpolation method for image picture and image processing apparatus thereof
CN101079632B (zh) * 2007-06-15 2011-09-28 智原科技股份有限公司 低抖动的扩频时钟发生器
JP4438857B2 (ja) * 2007-12-11 2010-03-24 ソニー株式会社 通信システム、受信装置、および受信方法
CN101582691B (zh) * 2008-05-16 2012-09-05 上海全盛微电子有限公司 基于全数字锁相环的去抖电路
JP5365323B2 (ja) * 2009-04-20 2013-12-11 ソニー株式会社 クロックデータリカバリ回路および逓倍クロック生成回路
US8283984B2 (en) * 2009-07-17 2012-10-09 Real Tek Semiconductor Corp. Method and apparatus of phase locking for reducing clock jitter due to charge leakage
US8619934B2 (en) * 2009-08-11 2013-12-31 Texas Instruments Incorporated Clock data recovery system
KR101287224B1 (ko) * 2009-08-24 2013-07-17 후지쯔 가부시끼가이샤 위상 인터폴레이터 및 반도체 회로 장치
TWI413884B (zh) * 2009-11-13 2013-11-01 Realtek Semiconductor Corp 時脈產生器
CN101719765B (zh) * 2009-11-25 2012-01-25 中兴通讯股份有限公司 一种低抖动时钟的产生方法和装置
JP5537192B2 (ja) * 2010-03-04 2014-07-02 スパンション エルエルシー 受信装置及びゲイン設定方法
US8971423B1 (en) * 2010-03-10 2015-03-03 Smsc Holdings S.A.R.L. Systems and methods for locking an oscillator to an incoming data signal
US8570087B2 (en) 2010-12-03 2013-10-29 Huawei Technologies Co., Ltd. Circuitry for clock and method for providing clock signal
US9419594B2 (en) * 2011-01-26 2016-08-16 Texas Instruments Incorporated Clock data recovery system
EP2629424A1 (en) * 2011-04-19 2013-08-21 Mitsubishi Electric Corporation Frequency synthesizer
US9191190B2 (en) * 2011-04-29 2015-11-17 Avago Technologies General Ip (Singapore) Pte. Ltd. Methods and apparatus for digital host-lock mode in a transceiver
CN103067001B (zh) * 2011-10-24 2016-03-02 中国科学院微电子研究所 高效率射频电源的相位同步电路
US8896386B2 (en) * 2012-03-08 2014-11-25 Mediatek Singapore Pte. Ltd. Calibration device for oscillator and method thereof
US8836394B2 (en) 2012-03-26 2014-09-16 Rambus Inc. Method and apparatus for source-synchronous signaling
WO2013147839A1 (en) * 2012-03-30 2013-10-03 Intel Corporation On-die all-digital delay measurement circuit
US8760209B2 (en) * 2012-09-27 2014-06-24 Analog Devices, Inc. Apparatus and methods for quadrature clock signal generation
CN103855911B (zh) * 2012-11-28 2016-05-11 中国科学院微电子研究所 射频信号相位可数字式调节的射频电源
TWI513193B (zh) * 2012-11-30 2015-12-11 Global Unichip Corp 相位偏移抵消電路及相關的時脈產生器
US9385858B2 (en) * 2013-02-20 2016-07-05 Avago Technologies General Ip (Singapore) Pte. Ltd. Timing phase estimation for clock and data recovery
US9019645B1 (en) * 2013-07-09 2015-04-28 Marvell International Ltd. Applying digital frequency offset to timing loop
JP2015041883A (ja) * 2013-08-22 2015-03-02 株式会社東芝 スイッチ回路
US9490964B2 (en) 2014-11-26 2016-11-08 Qualcomm Incorporated Symbol transition clocking clock and data recovery to suppress excess clock caused by symbol glitch during stable symbol period
CN107800429B (zh) * 2016-08-31 2022-09-30 北京普源精电科技有限公司 一种具有外触发同步功能的信号发生器及信号产生方法
US9978613B1 (en) 2017-03-07 2018-05-22 Texas Instruments Incorporated Method for making lead frames for integrated circuit packages
US10158351B1 (en) 2017-11-20 2018-12-18 International Business Machines Corporation Skew control apparatus and algorithm using a low pass filter
WO2020012550A1 (ja) * 2018-07-10 2020-01-16 株式会社ソシオネクスト 位相同期回路、送受信回路及び集積回路
KR102534241B1 (ko) * 2018-11-05 2023-05-22 에스케이하이닉스 주식회사 위상 감지 회로, 이를 포함하는 클럭 생성 회로 및 반도체 장치
US11588488B1 (en) * 2021-12-09 2023-02-21 Raytheon Company Dual-loop phase-locking circuit

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5483180A (en) * 1993-12-14 1996-01-09 Chai; Sang-Hoon Data and clock recovery circuit
CN1174634A (zh) * 1994-11-28 1998-02-25 柯廷技术大学 受控的频率相位锁定环路
EP1104113A2 (en) * 1999-11-24 2001-05-30 Nec Corporation Clock and data recovery circuit for optical receiver

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5323242A (en) * 1989-01-17 1994-06-21 Hitachi, Ltd. Carrier signal generating circuit in video signal recording/reproducing apparatus
JPH02244820A (ja) * 1989-03-16 1990-09-28 Oki Electric Ind Co Ltd Ｐｌｌ回路
JPH0595348A (ja) * 1991-10-02 1993-04-16 Fujitsu Ltd Ｐｌｌ回路
US5666084A (en) * 1995-12-01 1997-09-09 Motorola, Inc. Multi-level demodulator and VCO circuit
US5953386A (en) * 1996-06-20 1999-09-14 Lsi Logic Corporation High speed clock recovery circuit using complimentary dividers
US6236697B1 (en) * 1998-05-28 2001-05-22 Integrated Device Technology, Inc. Clock recovery for multiple frequency input data
JP2000013222A (ja) * 1998-06-18 2000-01-14 Nec Ic Microcomput Syst Ltd Ｐｌｌ回路
US6496555B1 (en) * 1998-07-22 2002-12-17 Nec Corporation Phase locked loop
JP2000082956A (ja) * 1998-09-07 2000-03-21 Nec Ic Microcomput Syst Ltd Ｐｌｌ回路
DE69927601T2 (de) * 1998-11-24 2006-06-22 Giga A/S Ein verfahren und eine schaltung zur wiedergewinnung eines digitalen signales und taktes aus einem empfangenen datensignal
JP3931477B2 (ja) * 1998-12-03 2007-06-13 三菱電機株式会社 クロック再生／識別装置
JP3559743B2 (ja) * 1999-12-17 2004-09-02 日本オプネクスト株式会社 位相周波数同期回路および光受信回路
US6606365B1 (en) * 2000-03-02 2003-08-12 Lsi Logic Corporation Modified first-order digital PLL with frequency locking capability
JP3566686B2 (ja) * 2001-10-16 2004-09-15 Ｎｅｃマイクロシステム株式会社 逓倍クロック生成回路

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5483180A (en) * 1993-12-14 1996-01-09 Chai; Sang-Hoon Data and clock recovery circuit
CN1174634A (zh) * 1994-11-28 1998-02-25 柯廷技术大学 受控的频率相位锁定环路
EP1104113A2 (en) * 1999-11-24 2001-05-30 Nec Corporation Clock and data recovery circuit for optical receiver

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
US 5483180 A,全文.

Also Published As

Publication number Publication date
CN1794587A (zh) 2006-06-28
JP4093826B2 (ja) 2008-06-04
CN1266835C (zh) 2006-07-26
KR100963859B1 (ko) 2010-06-16
EP1394949B1 (en) 2006-09-13
CN1484380A (zh) 2004-03-24
US6900676B1 (en) 2005-05-31
DE60308286T2 (de) 2006-12-28
KR20040018926A (ko) 2004-03-04
EP1394949A1 (en) 2004-03-03
DE60308286D1 (de) 2006-10-26
JP2004088476A (ja) 2004-03-18

Similar Documents

Publication Publication Date Title
CN1794587B (zh) 用于生成准确的低抖动时钟的时钟生成器
US10355852B2 (en) Lock detector for phase lock loop
US7795937B2 (en) Semi-digital delay locked loop circuit and method
US9025715B1 (en) Systems and methods for compensating a phase of a local clock of a storage device
US7583774B2 (en) Clock synchroniser
KR0185474B1 (ko) 클록 재생 회로 및 이 클록 재생 회로를 이용한 소자들
US7149856B2 (en) Method and apparatus for adjusting the performance of a synchronous memory system
JPS63253741A (ja) 位相同期ル−プ回路
GB2369940A (en) A clock recovery circuit using PLL
TWI472163B (zh) 用於時脈延遲調整的鎖相迴路以及方法
US6249159B1 (en) Frequency control circuit having increased control bandwidth at lower device operating speed
JPS61144125A (ja) 位相ロツク・ル−プ回路装置
TW541798B (en) Semiconductor integrated circuit
US6421404B1 (en) Phase-difference detector and clock-recovery circuit using the same
EP1257059B1 (en) Method and apparatus for synchronizing slave network node to master network node
US6636090B2 (en) Phase-locked loop circuit outputting clock signal having fixed phase difference with respect to input clock signal
US6477657B1 (en) Circuit for I/O clock generation
US7057418B1 (en) High speed linear half-rate phase detector
US7443251B2 (en) Digital phase and frequency detector
US7023944B2 (en) Method and circuit for glitch-free changing of clocks having different phases
US20040071168A1 (en) System and method for providing network timing recovery
US7847641B2 (en) Digital phase and frequency detector
KR100975083B1 (ko) 직렬 송수신 장치 및 그 통신 방법
CN107395199A (zh) 一种锁相环电路
JPH0335617A (ja) ディジタルｐｌｌ回路

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20101117

Termination date: 20150818

EXPY Termination of patent right or utility model