JPS61144125A - 位相ロツク・ル−プ回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は一般に位相ロック・ループに関連し、具体的に
には電圧制御発振器（ＶＣＯ）を中心付ける装置に関す
る。

Ｂ５　開示の概要 本発明の通信回路網からのデータを回復する回路は電圧
制御発振器（ＶＣＯ）を含む位相ロック・ループ（ＰＬ
Ｌ）及び自動的にＶＣＯを中心付ける回路を含む。さら
に回路は可変なディジタル語を記憶するカウンタを含む
。このディジタル語がＶＣＯを駆動する調節可能な電流
を与える。最初ＶＣＯはその出力信号が予定の周波数範
囲内に落込む様に駆動される。予定の周波数範囲間の差
を表わ１誤差電圧が発生され、ｖＣＯが中心付けられる
迄カウンタの内容を変化するのに使用される。

その後、ＶＣＯの中心付けを生じたカウントがカウンク
内にロックされ、通常のＰＬＬ機能が確立される。

Ｃ１従来技術 色々な型の通信回路網で位相ロック・ループが使用され
ている事は一般に知られている。代表的位相ロック・ル
ープは位相比較器、ループ・フィルタ及び電圧制御発振
器（ＶＣＯ）を含んでいる。

位相比較器は入力基準信号の位相とＶＣＯの位相を比較
して誤差電圧を発生し、この誤差電圧を位相がロックさ
れる迄ｖＣＯを駆動するのに使用している。修正電圧の
動的な範囲は出来るだけ広い事が望ましい。修正電圧の
幅が広いと基準信号の位相の推移及び周波数の変化の最
大限の修正が可能になる。

集積回路技術を使用した場合、ｖＣＯ回路の設計は通常
固有周波数（ｆ　　）は±８％の変動がある。

さらにＶＣＯと一体になっているタイミング・コンデン
サは±５％の公差を有する。この結果ＶＣＯの固有周波
数は±１３９６変化する。この変動はＰＬＬが特定の周
波数の入力信号にロックされる時は、ｖＣＯはその入力
の修正電圧による調節によってこの周波数に強制される
事を意味している。

従って利用可能な電圧範囲の大部分を失い、入力信号の
位相もしくは周波数の変化を追跡するのに使用されるＰ
ＬＬの動的範囲をせばめてしまう。

従来は、利用可能な電圧範囲の大部分を無駄につがい果
す事には問題はなかった。それは少なく共１０ボルトの
差を有する電圧を使用して線形回路が設計されたからで
ある。最適範囲が必要な場合は入力電圧が許された範囲
の中心にある時にＶＣＯを所望の周波数に調節するのに
ポテンショメータが使用された。

ＶＣＯを調節するのに利用出来る電圧の範囲が狭いいく
つかの技法がある。例えばＶＬＳＩチップでは４．５ボ
ルト以下の差が利用可能である。さらに、ＣＭＯ５技法
で論理回路、プロセッサ及びメモリより成るチップを設
計する努力がはられれた。これ等の設計はＶＣＯの固有
周波数（ｆ　　）におそらくより広い変動があるものと
考えられる。

さらに単一のチップの集積度が増し、小型化が進むと、
ＶＣＯの固有周波数の変動も増大するものと考えられる
。中心周波数を設定するのに手動のポテンショメータを
使用する事は望ましくない。

ＶＣＯの固有周波数に変動があり、修正電圧の範囲が限
られているので、ｖＣＯの中心周波数を調節するのに成
る有効な手段が必要な事は明白である。

Ｄ１発明が解決しようとする問題点 本発明の目的は従来よりもより効率的なＰＬＬ装置を与
える事にある。

本発明に従えばＶＣＯのｆ（中心周波数）を自動的に調
整する装置を有するＰＬＬが与えられる。

Ｅ０問題点を解決するための手段 調節サイクルの開始時に、ＰＬＬのｖＣＯは局所結晶の
周波数で動作する様に強制される。この周波数は入力信
号の標準周波数に等しい事が好ましい。誤差電圧が発生
され、ｖＣＯを調節するための電圧と比較される。この
電圧は調節範囲の中朱にある事が好ましい。誤差電圧が
許容範囲の外側にあると、カウンタが作動してｖＣＯを
駆動するバイアス電流を与える。ｖＣＯを結晶の周波数
に強制し、修正電圧即ち誤差電圧を比較する過程は、比
較器によってｖＣＯ修正電圧が、許容範囲内におさまる
迄繰返される。次に適切なバイアス電流がカウンタ装置
にロックされる。

本発明の一つの態様として、調節が完了して通常のＰＬ
Ｌ機能が作動する事を示す信号を発生する装置が与えら
れる。

Ｆ、実施例 第１図は本発明の原理を具体化した回路のブロツク図を
示す。回路は位相ロック・ループ（ＰＬＬ）１０．夫々
導線１４及び１６によって位相ロック・ループ１０に接
続された局所発振器中心付は回路１２、夫々導線２０．
２２及び２４によってＰＬＬｌ０及び局所発振器中心付
は回路１２に接続された信号表示装置１８より成る。Ｐ
ＬＬｌ０は受信データ線上にデータを受取り、電流制御
発振器２６の周波数を調節して、電流制御発振器の出力
信号を入力データ信号の位相にロックする。

その後、回復クロックと呼ばれる信号が導線２８上に出
力される。局所発振器中心付は回路１２は周波数把撞線
と呼ばれる線上の制御信号によって付勢される時、一連
の調節ルーチンを開始して適切な双同期（ｂｉｓｙｎｃ
　）電流を導線１６上に出力する。双同期電流は電流制
御発振器を駆動して、出力信号を発振器の自走周波数に
する。電流制御発振器５１、増幅器５０及び加算器５２
はＶＣ０２６と呼ばれる事に注意されたい。

その後、信号表示装置１８は位相ロック・ループの条件
をモニタし、中心対はルーチンが完了した時に導線３１
上に準備完了信号を与える。その後、位相ロック・ルー
プは通常の動作状態で走行する。局所発振器中心付は回
路１２によって与えられる調節ルーチンは利用可能な電
圧の全範囲を電流制御発振器の調節に使用出来る様にし
、この結果位相ロック・ループの動作特性を改良する。

さらに第１図を参照するに、位相ロック・ループ１０は
出力端子に接続された導線２８及び入力端子に接続され
た導線３０を有する電流制御発振器５１を含む。フィー
ドバック導線３２は電流制御発振器の出力端子を位相検
出装置３４の入力の一つに接続する。位相検出装置３４
は電流制御発振器５１からのフィードバック信号を受取
って、これを受信データ線上の入力データ信号と比較す
る。これ等の信号間に位相差が存在する時は、位相検出
装置は導線３８上に電圧信号を出力する。

同様に、周波数検出装置３６は電流制御発振器２６から
のフィードバック信号を受取り、これを結晶周波数線上
の制御信号と比較して、差がある時には導線４０上に信
号を出力する。導線３８及び４０上の信号はマルチプレ
クサ（ＭＵＸ）装置４２に送うれる。マルチプレクサ装
置４２は通常の市販のマルチプレクサ装置であり、詳細
な説明はなされない。マルチプレクサ装置４２は周波数
把握線上に与えられる一連の制御パルスによって制御さ
れる。周波数把握線上の信号に依存して、マルチプレク
サ装置４２は位相検出装置３４もしくは周波数検出装置
３６のいずれかの出力を選択する。選択された信号は導
線４４を介して電荷ポンプ装置４６に送られる。電荷ポ
ンプ装置４６は通常の市販の電荷ポンプ装置４６であり
、詳細な説明はなされない。電荷ポンプ装置４６からの
出力は導線４８を介して増幅器５０に送られる。増幅器
５０は導線４８からの信号を受取って、この信号を増幅
し、線２９を介して加算回路５２に信号を与え、電流制
御発振器への電流を調節して発振器を入力信号にロック
する。

さらに第１図を参照するに、信号表示装置１８は夫々導
線６０及び６２を介してエネルギ検出装置５６及びＰＬ
Ｌロック検出装置５８に接続されたＡＮＤ回路より成る
。エネルギ検出装置５６の入力は線２４に接続して位相
検出器３４に接続されている。エネルギ検出装置５６は
位相検出装置３４の出力をモニタし、位相検出装置から
エネルギが与えられる時に導線６０上に信号を与える。

同様にＰＬＬロック検出装置５８は導線２２を介して電
荷ポンプ装置４６の出力に接続されている。

ＰＬＬロック検出装置５８の機能は線６２上に信号を与
えて、ループがロックされていない時を示す事にある。

導線６０及び６２上の信号はＡＮＤ回路５４で結合され
、導線３１上に準備完了信号を発生する。

第２図は局所発振器中心付は回路１２の詳細を示す。説
明を簡単にするために、第１図及び第２図に共通な素子
を同定するのには同じ番号が使用されている。局所発振
器中心付は回路１２は一対の比較器６０及び６２を含む
。比較器は電圧の基準の窓を設定するのに使用される。

制御発振器からの出力信号の周波数がその中心周波数の
まわりに位置付けられるためにはＰＬＬフィルタの電圧
は電圧の基準の窓の内部に位置付けられなければならな
い。以外説明される様に、一度ＰＬＬフィルタの電圧が
この窓の内部に位置付けられると、導線１６上に電流を
与えるバイアス電圧が決まった値にロックされ、その後
ＰＬＬは通常の動作で作動する。本発明の好ましい実施
例においては制御発振器を駆動するのに利用可能な電圧
は略５ｖであるが、この電圧はＯ電圧基準線に関して正
及び負の両方向に分布している。この分布内で、窓の上
限を設定する比較器６０は線６４上に２．５Ｖ＋△が供
給される。同様に、比較器６２は窓の下限をセットし、
導線６６上に２．５■−△の電圧値が供給される。比較
器は５ｖ以外の電圧の窓を設定するのに使用出来る事に
注意されたい。従って所望の電圧の窓として５ｖを使用
するのは、特定の電圧の範囲の唯一つの例としてだけで
あり、本発明の範囲を制限するものと考えられるべきで
はない。

比較器６０及び６２からの出力信号は夫々導線６８及び
７０に送られ、ＡＮＤ回路７１及び７２に送られる。導
線７４上の制御信号（以下説明される）の助けにより、
ＡＮＤ回路７１及び７２は夫々導線７６上にインクレメ
ント・カウンターパルスを発生し、導線８０上にデクレ
メント・カウンタ・パルスを発生する。このインクレメ
ント／デクレメント・パルスはカウンタ８２に送られる
。

後に説明される様に、カウンタ８２は制御発振器を中心
付けるのに使用されるバイアス電流シζ対応するディジ
タル語を保持する可変レジスタとして使用される。カウ
ンタ８２からの出力は導線８４を介してディジタル／ア
ナログ（Ｄ／Ａ　’）変換器８６に送られる。Ｄ／Ａ変
換器８４はカウンタ中に記憶されるディジタル語を対応
するバイアス電流に変換する。このバイアス電流は線１
６を介して加算回路５２に送られる。

さらに第２図を参照するに、クロック・パルス及びリセ
ット・パルスが発生され、夫々導線８８及び９０を介し
てカウンタ８２に印加される。クロック・パルスはカウ
ンタをステッピングするのに使用され、ＡＮＤ回路７３
から発生される。ＡＮＤ回路７３への入力は低周波発振
器の出力、導線７４上に発生される制御信号（後に説明
される）である。同様に、導線９０上のりセット・パル
スは調節サイクルの開始時にカウンタをリセノトシ、シ
ングル・ショット（ＳＳ）回路９２から発生される。シ
ングル・ショット回路９２は導線７４上の制御信号によ
って付勢される。導線７４上の制御信号はＤ型ラッチ９
４のＱ出力から発生される。ラッチは中心付は回路１２
の主要制御装置である。この目的のために、ラッチは入
力信号「周波数把握モード」が選択された時を検出する
。

この選択は周波数把握線上に制御パルスを与える事によ
って示される。このパルスはカウンタをセットし、局所
発振器を中心付ける新らしいバイアスの調節サイクルを
開始する。ラッチ９４はＯＲ回路９６から発生されるパ
ルスによってリセットされる。ＯＲ回路９６は、ＰＬＬ
修正電圧が所望の窓内にある事を２つの比較器が示す時
を検出する。パルスが遅延ブロック９８によって遅延さ
れた後、導線１００を介してラッチのリセット端子に送
られる。電圧電源＋Ｖｃｃはラッチのデータ（Ｄ）端子
上に与えられる。

〔動作〕

周波数把握線（第２図）上の信号が低レベルの位相検出
モードから高レベルの周波数検出モードに進む時に、ラ
ッチ９４がトリガされる。データ（Ｄ）入力が＋ＶＣＣ
に結合され、Ｑ出力のレベルが高くなる。これによって
インクレメント／デクレメント・ゲート７１及び７２並
ひにクロック・　　　　　゛ゲート７３が付勢される。

同様に、シングル・ショット回路９２がトリガされて、
カウンタをその範囲の中間に予じめセットする。Ｄ／Ａ
変換器がＤＣバイアス電流を与え、この電流は導線２９
上の電流に加算される。導線２９上の電流は位相ロック
・ループの増幅器段から得られる。位相ロック・ループ
は周波数把握モードにある時に結晶の周波数が獲得され
る迄フィルタ上に電圧を誘導する。電圧フィルタが２．
５Ｖ＋△もしくは２．５Ｖ−△によって設定される窓の
中にないと、インクレメント・ゲートもしくはデクレメ
ント・ゲートのいずれかが付勢される。これによってＶ
ＣＯが結晶の周波数にある時に、２，５Ｖを達成する方
向にカウンタが付勢される。

同様に、低周波数発振器は各新らしいＤＣバイアス電流
毎に周波数が把握出来る程度に十分低く、従って各クロ
ック・パルスの後に、システムは結晶の周波数に設定さ
れる。位相ロック・フィルタの電圧は窓と比較され、窓
の電圧に到達する迄、追加の段階が行われる。この時、
ラッチはリセットされ、Ｑ出力は低レベルにあり、カウ
ンタは窓の電圧及びＰＬＬフィルタに対して適切バイア
ス電流を与える値を保持している。Ｑ出力はＡＮＤ回路
５４の一つの入力を付勢する。ロック検出回路及びエネ
ルギ検出回路が満足する時、準備完了信号がシステムに
与えられる。ここでｖＣＯの固有周波数は所望の周波数
に調節され、その入力電圧は範囲の中点にある。

Ｇ１発明の効果 本発明に従い従来よりもより効率的なＰＬＬ装置が与え
られる。本発明の装置はＶＣＯの入力範囲の中点からの
偏差をなくし、低利得のＶＣＯ回路を与える。他の長所
として本発明のシステムはＬＳＩのチップの設計に集積
出来、カードに追加のスペースを必要としない。さらに
利用可能な信号の範囲は４乃至５倍に拡張出来る。

【図面の簡単な説明】

第１図は本発明の原理に従う改良ＰＬＬのブロック図で
ある。第２図はＰＬＬの中心周波数を調節する回路の詳
細なブロック図である。 １０・・・・位相ロック・ループ、１２・・・・局所発
振器中心性は回路、１８・・・・信号表示装置、２６・
・・・電流制御発振器、３４・・・・位相検出装置、３
６・・・・周波数検出装置、４６・・・・電荷ポンプ装
置、５０・・・・増幅器、５１・・・・電流制御回路、
５２・・・・加算回路、５４・・・・ＡＮＤ回路、５６
・・・・エネルギ検出装置、５８・・・・ＰＬＬロック
検出装置、６０．６２・・・・比較器、７１．７２．７
３・・・・ＡＮＤ回路、８２・・・・カウンタ、８６・
・・・Ｄ／Ａ変換器、９２・・・・シングル・ショット
回路、９４・・・・Ｄ型ラッチ１，９６・・・・ＯＲ回
路、９８・・・・遅延装置。

Claims (1)

1. 【特許請求の範囲】 （ａ）入力端子及び出力端子を有する発振器と、（ｂ）
   上記発振器の出力端子に結合された位相検出装置と、 （ｃ）出力端子に結合された周波数検出装置と、（ｄ）
   上記周波数検出装置及び位相検出装置に結合されたマル
   チプレクサ装置と、 （ｅ）上記マルチプレクサ装置に結合された電荷ポンプ
   装置と、 （ｆ）上記電荷ポンプ装置に結合された増幅器と、（ｇ
   ）上記電荷ポンプ装置に結合され、上記発振器の周波数
   を中心付けるための制御信号を与える調節可能な中心付
   け回路と、 （ｈ）上記調節可能な中心付け回路及び増幅器から出力
   される電気信号を加算して、上記発振器を駆動する単一
   の信号を形成する加算回路と、 （ｉ）上記マルチプレクサ装置を周期的に使用可能にし
   て周波数検出装置のみからの信号を通過させ、調節可能
   な中心付け回路を周期的に使用可能にして発振器の周波
   数が予定の範囲内に入るまで出力信号を調節するための
   使用可能信号発生装置と、より成る位相ロック・ループ
   回路装置。