CN103634096A - 一种时钟同步方法和装置 - Google Patents

Abstract

本发明实施例公开了一种时钟同步方法和装置，该方法包括：启动计数器；计算参考时钟的当前时钟周期内计数器的值与累加值之和作为比较值；判断当前时钟周期内比较值是否大于门限值；如果比较值大于门限值，则将比较值与门限值的差值赋予计数器，作为下一个时钟周期内计数器的值，对当前时钟周期内寄存器中存储的时钟信号取反后，作为下一时钟周期内寄存器存储的时钟信号，并作为当前时钟周期内的同步时钟信号输出；如果比较值小于或等于门限值，则将比较值作为下一个时钟周期内计数器的值，并将当前时钟周期内寄存器中存储的时钟信号作为当前时钟周期内的同步时钟信号输出。本发明实施例提供的方案能够以低成本和高精度来实现时钟同步，相位跟随。

Description

一种时钟同步方法和装置

技术领域

本发明涉及通信技术领域，更具体的说，涉及时钟同步方法和装置。

背景技术

目前，为了保证网络设备之间的时钟同步，通常采用PLL(Phase Locked Loop，锁相环)技术来实现。例如，TDM PON（Time Division Multiplexing Passive OpticalNetwork，时分复用无源光网络）系统是一种时钟同步系统，该系统内的网络设备之间即采用PLL技术实现时钟同步。

PLL的种类有很多，主要包括整数分频器、分数分频器和小数分频器等。由于整数分频器和分数分频器的使用限制较多，所以通常采用小数分频器来实现系统内网络设备之间的时钟同步。在使用小数分频器实现系统内网络设备的时钟同步过程中，首先，根据网络设备A提供的参考时钟和网络设备B的期望工作时钟计算分频系数；然后，利用参考时钟和分频系数生成与期望工作时钟相同的实际工作时钟，以实现网络设备A与网络设备B的时钟同步。

虽然小数分频器的适应性较广，但是却存在着无法保证时钟同步的风险。例如，在上述计算分频系数的过程中，根据PLL精度的要求，小数部分仅允许保留预定的位数，其余的位数要舍去，由于分频系数的小数部分的位数减少，以使分频系数减小，导致经过该分频系数生成的实际工作时钟与期望工作时钟存在一定的偏差，而且实际工作时钟相对于参考时钟存在一定的频偏，以使实际工作时钟的相位没有完全跟随参考时钟，所以无法实现网络设备之间的时钟同步。

然而，对于要求保持时钟同步的系统而言，如果无法保证系统内网络设备之间的时钟同步，则会导致该系统性能受损。例如，在电话语音系统中，为了实现同步语音的功能，要求语音终端设备与网络设备的时钟同步。如果语音终端设备的时钟与网络设备的时钟存在一定的频偏，那么可能会导致无法实现语音同步等问题，所以该电话语音系统的同步性能降低。

因此，如何提供一种时钟同步方法和装置，避免在时钟生成过程中引入频偏，以确保网络设备之间的时钟同步，成为目前最需要解决的问题。

发明内容

本发明实施例提供一种时钟同步方法和装置，以低成本和高精度来实现时钟同步，相位跟随。

为了解决上述技术问题，本发明实施例公开了如下技术方案：

第一方面，提供一种时钟同步方法，所述方法包括：

启动计数器；

计算参考时钟的当前时钟周期内所述计数器的值与累加值之和作为比较值，其中，所述累加值为期望时钟的频率的预设倍的二倍；

判断当前时钟周期内所述比较值是否大于门限值，其中，所述门限值为所述参考时钟的频率的所述预设倍；

如果所述比较值大于所述门限值，则将所述比较值与所述门限值的差值赋予所述计数器，作为下一个时钟周期内所述计数器的值，对当前时钟周期内寄存器中存储的时钟信号取反后，作为下一时钟周期内所述寄存器存储的时钟信号，并作为当前时钟周期内的同步时钟信号输出；

如果所述比较值小于或等于所述门限值，则将所述比较值作为下一个时钟周期内所述计数器的值，并将当前时钟周期内寄存器中存储的时钟信号作为当前时钟周期内的同步时钟信号输出。

结合上述第一方面，在第一种可能的实现方式中，所述将当前时钟周期内寄存器中存储的时钟信号作为当前时钟周期内的同步时钟信号输出之后，还包括：

将所述期望时钟的频率通过锁相环PLL倍频至目标时钟的频率。

结合上述第一方面，在第二种可能的实现方式中，在启动所述计数器之前，还包括：

将时钟源的频率通过PLL倍频至所述参考时钟的频率。

结合上述第一方面的第一种可能的实现方式或第一方面的第二种可能的实现方式，在第三种可能的实现方式中，所述PLL为整数模式的PLL。

结合上述第一方面，在第四种可能的实现方式中，所述参考时钟的频率的预设倍和所述期望时钟的频率的所述预设倍的二倍均为正整数。

结合上述第一方面的第四种可能的实现方式，在第五种可能的实现方式中，所述参考时钟的频率的预设倍和所述期望时钟的频率的所述预设倍的二倍的最大公约数为1。

第二方面，提供一种时钟同步装置，包括：

计数器，用于在参考时钟的当前时钟周期内向计算模块发送所述计数器的值；

计算模块，计算当前时钟周期内所述计数器的值与累加值之和作为比较值，其中，所述累加值为期望时钟的频率的预设倍的二倍；

判断模块，用于判断当前时钟周期内所述比较值是否大于所述门限值，其中，所述门限值为所述参考时钟的频率的所述预设倍；

执行模块，用于在所述比较值大于所述门限值时，则将所述比较值与所述门限值的差值赋予所述计数器，作为下一个时钟周期内所述计数器的值，对当前时钟周期内寄存器中存储的时钟信号取反后，作为下一时钟周期内所述寄存器存储的时钟信号，并作为当前时钟周期内的同步时钟信号输出；在所述比较值小于或等于所述门限值时，则将所述比较值作为下一个时钟周期内所述计数器的值，并将当前时钟周期内寄存器中存储的时钟信号作为当前时钟周期内的同步时钟信号输出。

结合上述第二方面，在第一种可能的实现方式中，还包括第一倍频模块；

所述第一倍频模块，用于将所述期望时钟的频率通过锁相环PLL倍频至目标时钟的频率。

结合上述第二方面，在第二种可能的实现方式中，还包括第二倍频模块；

所述第二倍频模块，用于将时钟源的频率通过PLL倍频至所述参考时钟的频率。

第二方面，提供一种时钟同步装置，包括输入装置、比较器、计数器、时钟转换器、时钟输出器、加法器和减法器；

所述输入装置，用于获取参考时钟、所述参考时钟的频率和期望时钟的频率，启动所述计数器；将所述参考时钟的频率的预设倍作为门限值分别发送给所述比较器和所述减法器，将所述期望时钟的频率的预设倍的二倍作为累加值发送给所述加法器，将所述参考时钟分别发送给所述计数器和所述时钟输出器；

所述加法器，用于计算当前时钟周期内所述计数器的值与所述累加值之和作为比较值；将所述比较值发送给所述比较器和所述减法器；

所述比较器，用于判断当前时钟周期内所述比较值是否大于所述门限值；将判断结果发送给所述时钟转换器和所述减法器；

所述时钟转换器，用于在所述比较器判断出当前时钟周期内所述比较值大于所述门限值时，则获取所述时钟输出器中存储的时钟信号取反得到当前时钟信号，将所述当前时钟信号发送给所述时钟输出器作为所述时钟输出器存储的时钟信号；

所述减法器，用于在所述比较器判断出当前时钟周期内所述比较值大于所述门限值时，则将所述比较值与所述门限值的差值发送给所述计数器，并将所述差值作为下一个时钟周期内所述计数器的值；在所述比较器判断出当前时钟周期内所述比较值小于或等于所述门限值时，则将所述比较值作为下一个时钟周期内所述计数器的值；

时钟输出器，用于将当前时钟周期内寄存器中存储的时钟信号作为当前时钟周期内的同步时钟信号输出。

与现有技术相比，本实施例提供的技术方案具有以下优点和特点：

在本发明提供的方案中，根据参考时钟的频率和期望时钟的频率之间的比例，得出在参考时钟的每个时钟周期内所对应的同步时钟信号，该同步时钟信号即为期望时钟的时钟信号，从而实现参考时钟与期望时钟之间保持同步关系，以使期望时钟的相位跟随参考时钟的相位，不会引入频偏的问题；而且，在实现时钟同步的过程中，由于运算过程简单，无需配合昂贵的硬件设备就能够实现。因此，本发明实施例提供的方案能够以低成本和高精度来实现时钟同步，相位跟随。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例提供的一种时钟同步方法的流程图；

图2为本发明实施例提供的一种时钟同步装置的模块示意图；

图3为本发明实施例提供的另一种时钟同步装置的模块示意图；

图4为本发明实施例提供的一种时钟同步装置的功能框图；

图5为本发明实施例提供的另一种时钟同步装置的功能框图；

图6为本发明实施例提供的另一种时钟同步装置的功能框图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整的描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

实施例一

请参见图1所示，图1所示的为本发明实施例提供的一种时钟同步方法，该方法能够以低成本和高精度来实现时钟同步，而且在时钟同步过程中不会引入频偏。为了实现期望时钟与参考时钟之间的同步关系，需要根据参考时钟的频率与期望时钟的频率之间的关系，得到期望时钟的时钟周期与参考时钟的时钟周期之间的关系，以使根据期望时钟的相位始终跟随参考时钟的相位，从而实现期望时钟与参考时钟之间的同步关系。在实现本发明实施例提供的方法之前，需要获取参考时钟、参考时钟的频率和期望时钟的频率，启动计数器，将参考时钟的频率的预设倍作为门限值，将期望时钟的频率的预设倍的二倍作为累加值。在做好准备工作以后，执行本发明实施例提供的时钟同步方法，该方法包括：

步骤S101、启动计数器；

步骤S102、计算参考时钟的当前时钟周期内计数器的值与累加值之和作为比较值；

其中，当前时钟周期仅是参考时钟输出时钟信号的某一个时钟周期。比较值是累加值和计数器的值之和，用于与门限值进行比较，以判断在参考时钟的当前时钟周期内对应的期望时钟的时钟信号是否需要跳变，其中，累加值为期望时钟的频率的预设倍的二倍，门限值为参考时钟的频率的预设倍。计数器具有初始值，该初始值一般情况下为0，当然也可以为其他的值，计数器的值不会影响后续步骤的处理过程。参考时钟的频率与期望时钟的频率之间的比例关系，即为在单位时间内参考时钟的时钟周期个数与期望时钟的时钟周期个数之间的比例关系，根据已经获得的时钟周期个数之间的比例关系以及参考时钟输出的时钟信号，即可得到期望时钟的时钟信号。

例如，参考时钟的频率为5HZ，期望时钟的频率为1HZ，预设倍为1倍，参考时钟的频率与期望时钟的频率之间的比例关系为5比1，即为在1秒钟之内，参考时钟执行了5次周期性变化，期望时钟执行了1次周期性变化，参考时钟的时钟周期与期望时钟的时钟周期的个数比为5比1。由于时钟周期的个数比为5比1，那么说明2.5个参考时钟的时钟周期等同于半个期望时钟的时钟周期，所以当参考时钟输出的时钟周期个数大于2.5时，期望时钟输出的时钟信号需要跳变一次，相当于期望时钟每半个周期跳变一次，从而保证了期望时钟输出的时钟信号符合期望时钟的频率，而且期望时钟的相位跟随参考时钟的相位，所以实现了期望时钟与参考时钟之间保持同步关系。

参考时钟的频率与门限值可以存在倍数的关系，期望时钟的频率与累加值也可以存在倍数的关系，由于期望时钟输出的时钟信号需要跳变两次才构成一个完整的时钟周期，所以需要满足期望时钟的频率的倍数为参考时钟的频率的倍数的二倍即可。在计数器的值与累加值之和大于门限值时，说明期望时钟输出时钟信号达到半个时钟周期，所以需要进行一次期望时钟的时钟信号的跳变，以完成后半个时钟周期。在完成期望时钟的后半个时钟周期以后，计数器的值与累加值之和大于门限值，然后期望时钟的时钟信号再次跳变。后续步骤保持期望时钟每半个时钟周期跳变一次的规律，从而与参考时钟对应上，以保证参考时钟与期望时钟的相位跟随。

作为优选方案，根据参考时钟的频率和期望时钟的频率，选定一个适合的预设倍，以使参考时钟的频率的预设倍和期望时钟的频率的预设倍的二倍均为正整数。从而使门限值和累加值均为正整数，这样便于计数器的统计。例如，参考时钟的频率为7.5MHZ，期望时钟的频率为1.5MHZ，为了使门限值和累加值为正整数，预设倍可以选定为10，从而使参考时钟的频率的预设倍是7.5的10倍，期望时钟的频率的预设倍的二倍是1.5的10倍的2倍，所以门限值为75，累加值为30。

作为优选方案，根据参考时钟的频率和期望时钟的频率，选定一个适合的预设倍，以使参考时钟的频率的预设倍和期望时钟的频率的预设倍的二倍的最大公约数为1，从而使门限值和累加值均为最小正整数，这样更加便于计数器的统计。例如，参考时钟的频率为7.5MHZ，期望时钟的频率为1.5MHZ，为了使门限值和累加值均为最小正整数，预设倍可以选定为2/3，从而使参考时钟的频率的预设倍是7.5的2/3倍，期望时钟的频率的预设倍的二倍是1.5的2/3倍的2倍，所以门限值为5，累加值为2。

步骤S103、判断当前时钟周期内比较值是否大于门限值，若是，则执行步骤S104；否则，执行步骤S105；

其中，如果当前时钟周期内比较值大于门限值，那么执行期望时钟输出的时钟信号进行跳变的步骤；否则，执行将比较值作为计数器的值的步骤。

步骤S104、若比较值大于门限值时，则将比较值与门限值的差值赋予计数器，作为下一个时钟周期内计数器的值，对当前时钟周期内寄存器中存储的时钟信号取反后，作为下一时钟周期内寄存器存储的时钟信号，并作为当前时钟周期内的同步时钟信号输出；

其中，如果在当前时钟周期内比较值大于门限值，那么说明当前时钟周期内对应的期望时钟的时钟信号应该跳变，即对寄存器存储的时钟信号取反，然后将取反后的时钟信号存储到寄存器中。为了保证门限值的有效性，在期望时钟的时钟信号跳变后，应该从新开始计算计数器中的值，这样计数器可以从新记录截止到期望时钟的时钟信号，所以需要将比较值与门限值的差值作为下一个时钟周期内计数器的值。

步骤S105、若比较值小于或等于门限值时，则将比较值作为下一个时钟周期内计数器的值，并将当前时钟周期内寄存器中存储的时钟信号作为当前时钟周期内的同步时钟信号输出。

其中，为了保证时钟的同步性，每次得到同步时钟信号的长度仅为一个参考时钟的时钟周期的长度，该同步时钟信号即为期望时钟的时钟信号，所以本发明实施例提供的方案提高了参考时钟与期望时钟同步的精度。

在图1所示的实施例中，根据参考时钟的频率和期望时钟的频率之间的比例，得出在参考时钟的每个时钟周期内所对应的同步时钟信号，该同步时钟信号即为期望时钟的时钟信号，从而实现参考时钟与期望时钟之间保持同步关系，以使期望时钟的相位跟随参考时钟的相位，不会引入频偏的问题；而且，在实现时钟同步的过程中，由于运算过程简单，无需配合昂贵的硬件设备就能够实现。因此，本发明实施例提供的方案能够以低成本和高精度来实现时钟同步，相位跟随。

在图1所示的实施例中，参考时钟为已知时钟，期望时钟为待同步时钟，本发明实施例的设计核心是使已知时钟与待同步时钟保持同步关系。如果已知时钟的频率与待同步时钟的频率的比值越大，那么输出的待同步时钟存在的相位抖动就越小，甚至忽略不计。如果已知时钟的频率与待同步时钟的频率的比值越小，那么输出的待同步时钟存在的相位抖动就越大。

为了解决上述相位抖动大的问题，可以通过增加已知时钟的频率与待同步时钟的频率的比值来实现滤抖。具体可以采用两种方式来实现滤抖，其一为，降低待同步时钟的频率，其二为，提高已知时钟的频率。下面简要介绍两种滤抖的具体实现：

第一种方式，假设参考时钟为已知时钟，目标时钟为待同步时钟。

首先，将目标时钟的频率分频至期望时钟的频率，以使参考时钟的频率与期望时钟的频率的比值关系引起的相位抖动为合理范围内；

然后，利用图1所示的方法实现参考时钟与期望时钟的同步；

最后，将期望时钟的频率通过PLL倍频至目标时钟的频率，其中，PLL具体可以为整数模式的PLL。

由于参考时钟与期望时钟为同步关系，期望时钟与目标时钟为同步关系，且参考时钟为已知时钟，所以保证了已知时钟与待同步时钟之间的同步关系。

第二种方式，假设时钟源为已知时钟，目标时钟为待同步时钟。

首先，将时钟源的频率通过PLL倍频至参考时钟的频率，将目标时钟的频率作为期望时钟的频率，以使参考时钟的频率与期望时钟的频率的比值关系引起的相位抖动在合理范围内；其中，PLL具体可以为整数模式的PLL。

然后，利用图1所示的方法实现参考时钟与期望时钟的同步。

由于时钟源与参考时钟为同步关系，参考时钟与期望时钟为同步关系，且期望时钟为目标时钟，所以保证了时钟源与目标时钟为同步关系。

实施例二

请参见图2所示，图2所示的为本发明实施例提供的一种时钟同步装置，该时钟同步装置包括输入装置11、比较器12、计数器13、时钟转换器14、时钟输出器15、加法器16和减法器17；其中，

输入装置11，用于获取参考时钟、参考时钟的频率和期望时钟的频率，启动计数器13；将参考时钟的频率的预设倍作为门限值分别发送给比较器12和减法器17，将期望时钟的频率的预设倍的二倍作为累加值发送给加法器16，将参考时钟分别发送给计数器13和时钟输出器15；

加法器16，用于计算当前时钟周期内计数器13的值与累加值之和作为比较值；将比较值发送给比较器12和减法器17；

比较器12，用于判断当前时钟周期内比较值是否大于门限值；将判断结果发送给时钟转换器14和减法器17；

时钟转换器14，用于在比较器12判断出当前时钟周期内比较值大于门限值时，则获取时钟输出器15中存储的时钟信号取反得到当前时钟信号，将当前时钟信号发送给时钟输出器15作为时钟输出器15存储的时钟信号；

减法器17，用于在比较器12判断出当前时钟周期内比较值大于门限值时，则将比较值与门限值的差值发送给计数器13，并将差值作为下一个时钟周期内计数器13的值；在比较器12判断出当前时钟周期内比较值小于或等于门限值时，则将比较值作为下一个时钟周期内计数器13的值；

时钟输出器15，用于将当前时钟周期内寄存器中存储的时钟信号作为当前时钟周期内的同步时钟信号输出。

在图2所示的实施例中，由于本实施例提供的时钟同步装置的功能与实施例一实现的功能相对应，所以关于本实施例的其他功能可参见实施例一中的内容，在此不再一一赘述。

实施例三

请参见图3所示，图3所示的为本发明实施例提供的另一种时钟同步装置，该时钟同步装置包括：

计数器21，用于在参考时钟的当前时钟周期内向计算模块22发送计数器21的值；

计算模块22，计算当前时钟周期内计数器21的值与累加值之和作为比较值，其中，累加值为期望时钟的频率的预设倍的二倍；

判断模块23，用于判断当前时钟周期内比较值是否大于门限值，其中，门限值为参考时钟的频率的预设倍；

执行模块24，用于在比较值大于门限值时，则将比较值与门限值的差值赋予计数器21，作为下一个时钟周期内计数器21的值，对当前时钟周期内寄存器25中存储的时钟信号取反后，作为下一时钟周期内寄存器存储的时钟信号，并作为当前时钟周期内的同步时钟信号输出；在比较值小于或等于门限值时，则将比较值作为下一个时钟周期内计数器21的值，并将当前时钟周期内寄存器25中存储的时钟信号作为当前时钟周期内的同步时钟信号输出。

作为优选方案，时钟同步装置还可以包括第一倍频模块26；第一倍频模块26，用于将期望时钟的频率通过锁相环PLL倍频至目标时钟的频率。

作为优选方案，时钟同步装置还可以包括第二倍频模块27；第二倍频模块27，用于将时钟源的频率通过PLL倍频至参考时钟的频率。

在图3所示的实施例中，由于本实施例提供的时钟同步装置的功能与实施例一实现的功能相对应，所以关于本实施例的其他功能可参见实施例一中的内容，在此不再一一赘述。

应用例一

请参见图4所示，图4所示的为本发明实施例提供的一个应用例，图4所示的时钟同步装置1与图2或图3所示的时钟同步装置的结构和功能相同，关于图4所示的时钟同步装置1的结构和功能具体参见图2或图3所示的内容即可，下面结合具体的时钟频率来说明本发明实施例提供的方案。

假设参考时钟为已知时钟，期望时钟为待同步时钟，其中，参考时钟的频率为155.52MHZ，期望时钟的频率为1MHZ，计数器的初始值为0，预设倍为12.5倍，为了保证参考时钟与期望时钟之间的同步关系，需要利用时钟同步装置1来实现时钟同步，由于时钟同步装置1每次仅输出当前时钟周期内所对应的同步时钟信号，所以需要多次循环执行时钟同步装置1，才能够得到如表1所示的结果。

参考时钟	计数器的值	期望时钟
			0→1	25	0
0→1	50	0
			…	…	…
0→1	1925	0
			0→1	1950-1944=6	1
0→1	31	1
			…	…	…
0→1	1931	1
			0→1	1956-1944=12	0
0→1	37	0
			…	…	…
0→1	1937	0
			0→1	1962-1944=18	1
0→1	43	1
			…	…	…

表1

在图4所示的应用例中，由于已知时钟的频率与待同步时钟的频率的比值较大，那么输出的待同步时钟存在的相位抖动相对较小，所以可以采用本发明实施例提供的时钟同步装置1来实现时钟同步。

应用例二

请参见图5所示，图5所示的为本发明实施例提供的另一个应用例，图5所示的时钟同步装置1与图2或图3所示的时钟同步装置的结构和功能相同，关于图5所示的时钟同步装置1的结构和功能具体参见图2或图3所示的内容即可，下面结合具体的时钟频率来说明本发明实施例提供的方案。

假设参考时钟为已知时钟，目标时钟为待同步时钟，其中，参考时钟的频率为155.52MHZ，目标时钟的频率为25MHZ，为了增加参考时钟的频率与目标时钟的频率的比值，以减小目标时钟的抖动，我们采用将参考时钟同步至期望时钟，再将期望时钟倍频至目标时钟，来实现参考时钟与目标时钟的之间同步。在实现参考时钟同步至期望时钟的过程中，假设期望时钟的频率为1MHZ，计数器为0，预设倍为12.5倍，为了保证参考时钟与期望时钟之间的同步关系，需要利用时钟同步装置1来实现，由于时钟同步装置1每次仅输出当前时钟周期内所对应的同步时钟信号，所以需要多次循环执行时钟同步装置1，才能够得到如表1所示的结果。在将参考时钟同步至期望时钟以后，还需要将期望时钟的频率1MHZ通过倍频装置2倍频至目标时钟25MHZ，从而实现参考时钟与目标时钟之间的同步关系。由于倍频技术属于现有技术的范畴，在此不再赘述倍频的具体过程。

在图5所示的应用例中，由于已知时钟的频率与待同步时钟的频率的比值较小，那么输出的待同步时钟存在的相位抖动相对较大，经过对已知时钟的频率和待同步时钟的频率分析后发现，已知时钟的频率和待同步时钟的频率的值均较大，所以可以先将已知时钟利用时钟同步装置1同步至一个频率较小的时钟，以保证同步过程不会产生较大的相位抖动，再将该较小的时钟通过倍频装置2倍频至待同步时钟，从而在抖动最小的情况下实现已知时钟与待同步时钟的同步关系。

应用例三

请参见图6所示，图6所示的为本发明实施例提供的另一个应用例，图6所示的时钟同步装置1与图2或图3所示的时钟同步装置的结构和功能相同，关于图6所示的时钟同步装置1的结构和功能具体参见图2或图3所示的内容即可，下面结合具体的时钟频率来说明本发明实施例提供的方案。

假设时钟源为已知时钟，期望时钟为待同步时钟，其中，时钟源的频率为19.44MHZ，期望时钟的频率为1MHZ，为了增加时钟源的频率与期望时钟的频率的比值，以减小目标时钟的抖动，我们采用将时钟源通过倍频装置2倍频至参考时钟，再将参考时钟同步至期望时钟，来实现参考时钟与目标时钟的之间同步。在实现时钟源倍频至参考时钟的过程中，由于倍频技术属于现有技术的范畴，在此不再赘述。假设参考时钟为155.52MHZ，计数器为0，预设倍为12.5倍，为了保证参考时钟与期望时钟之间的同步关系，需要利用时钟同步装置1来实现，由于时钟同步装置1每次仅输出当前时钟周期内所对应的同步时钟信号，所以需要多次循环执行时钟同步装置1，才能够得到如表1所示的结果。

在图6所示的应用例中，由于已知时钟的频率与待同步时钟的频率的比值较小，那么输出的待同步时钟存在的相位抖动相对较大，经过对已知时钟的频率和待同步时钟的频率分析后发现，已知时钟的频率和待同步时钟的频率的值均较小，所以先将已知时钟利用倍频装置2倍频至一个频率较高的时钟，然后再利用该频率较高的时钟利用时钟同步装置1同步至待同步时钟，从而在抖动最小的情况下实现已知时钟与待同步时钟的同步关系。

需要说明的是，图1至图6所示的实施例只是本发明所介绍的优选实施例，本领域技术人员在此基础上，完全可以设计出更多的实施例，因此不在此处赘述。

本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。

所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的系统、装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。

在本申请所提供的几个实施例中，应该理解到，所揭露的系统、装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。

作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。

功能如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备（可以是个人计算机，服务器，或者网络设备等）或处理器（processor）执行本发明各个实施例方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器（ROM，Read-Only Memory）、随机存取存储器（RAM，Random Access Memory）、磁碟或者光盘等各种可以存储程序代码的介质。

以上，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。

Claims (10)

1.一种时钟同步方法，其特征在于，所述方法包括：

启动计数器；

计算参考时钟的当前时钟周期内所述计数器的值与累加值之和作为比较值，其中，所述累加值为期望时钟的频率的预设倍的二倍；

判断当前时钟周期内所述比较值是否大于门限值，其中，所述门限值为所述参考时钟的频率的所述预设倍；

如果所述比较值大于所述门限值，则将所述比较值与所述门限值的差值赋予所述计数器，作为下一个时钟周期内所述计数器的值，对当前时钟周期内寄存器中存储的时钟信号取反后，作为下一时钟周期内所述寄存器存储的时钟信号，并作为当前时钟周期内的同步时钟信号输出；

如果所述比较值小于或等于所述门限值，则将所述比较值作为下一个时钟周期内所述计数器的值，并将当前时钟周期内寄存器中存储的时钟信号作为当前时钟周期内的同步时钟信号输出。

2.根据权利要求1所述的时钟同步方法，其特征在于，所述将当前时钟周期内寄存器中存储的时钟信号作为当前时钟周期内的同步时钟信号输出之后，还包括：

将所述期望时钟的频率通过锁相环PLL倍频至目标时钟的频率。

3.根据权利要求1所述的时钟同步方法，其特征在于，在启动所述计数器之前，还包括：

将时钟源的频率通过PLL倍频至所述参考时钟的频率。

4.根据权利要求2或3所述的时钟同步方法，其特征在于，所述PLL为整数模式的PLL。

5.根据权利要求1所述的时钟同步方法，其特征在于，所述参考时钟的频率的预设倍和所述期望时钟的频率的所述预设倍的二倍均为正整数。

6.根据权利要求5所述的时钟同步方法，其特征在于，所述参考时钟的频率的预设倍和所述期望时钟的频率的所述预设倍的二倍的最大公约数为1。

7.一种时钟同步装置，其特征在于，包括：

计数器，用于在参考时钟的当前时钟周期内向计算模块发送所述计数器的值；

计算模块，计算当前时钟周期内所述计数器的值与累加值之和作为比较值，其中，所述累加值为期望时钟的频率的预设倍的二倍；

判断模块，用于判断当前时钟周期内所述比较值是否大于所述门限值，其中，所述门限值为所述参考时钟的频率的所述预设倍；

执行模块，用于在所述比较值大于所述门限值时，则将所述比较值与所述门限值的差值赋予所述计数器，作为下一个时钟周期内所述计数器的值，对当前时钟周期内寄存器中存储的时钟信号取反后，作为下一时钟周期内所述寄存器存储的时钟信号，并作为当前时钟周期内的同步时钟信号输出；在所述比较值小于或等于所述门限值时，则将所述比较值作为下一个时钟周期内所述计数器的值，并将当前时钟周期内寄存器中存储的时钟信号作为当前时钟周期内的同步时钟信号输出。

8.根据权利要求7所述的时钟同步装置，其特征在于，还包括第一倍频模块；

所述第一倍频模块，用于将所述期望时钟的频率通过锁相环PLL倍频至目标时钟的频率。

9.根据权利要求7所述的时钟同步装置，其特征在于，还包括第二倍频模块；

所述第二倍频模块，用于将时钟源的频率通过PLL倍频至所述参考时钟的频率。

10.一种时钟同步装置，其特征在于，包括输入装置、比较器、计数器、时钟转换器、时钟输出器、加法器和减法器；

所述输入装置，用于获取参考时钟、所述参考时钟的频率和期望时钟的频率，启动所述计数器；将所述参考时钟的频率的预设倍作为门限值分别发送给所述比较器和所述减法器，将所述期望时钟的频率的预设倍的二倍作为累加值发送给所述加法器，将所述参考时钟分别发送给所述计数器和所述时钟输出器；

所述加法器，用于计算当前时钟周期内所述计数器的值与所述累加值之和作为比较值；将所述比较值发送给所述比较器和所述减法器；

所述比较器，用于判断当前时钟周期内所述比较值是否大于所述门限值；将判断结果发送给所述时钟转换器和所述减法器；

所述时钟转换器，用于在所述比较器判断出当前时钟周期内所述比较值大于所述门限值时，则获取所述时钟输出器中存储的时钟信号取反得到当前时钟信号，将所述当前时钟信号发送给所述时钟输出器作为所述时钟输出器存储的时钟信号；

所述减法器，用于在所述比较器判断出当前时钟周期内所述比较值大于所述门限值时，则将所述比较值与所述门限值的差值发送给所述计数器，并将所述差值作为下一个时钟周期内所述计数器的值；在所述比较器判断出当前时钟周期内所述比较值小于或等于所述门限值时，则将所述比较值作为下一个时钟周期内所述计数器的值；

时钟输出器，用于将当前时钟周期内寄存器中存储的时钟信号作为当前时钟周期内的同步时钟信号输出。

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