CN102064826A - 一种全数字时钟产生电路及全数字时钟产生方法 - Google Patents
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Abstract
一种全数字时钟产生电路及全数字时钟产生方法，电路的输入方向包含一输入时钟Fi，输出方向包含一输出时钟Fo，输入时钟Fi连接到Nk分频单元，Nk分频单元连接到时标产生单元，时标产生单元的基准输入来自参考时钟Fr单元；输出时钟Fo连接到相位比较时钟恢复单元，相位比较时钟恢复单元的两个输入分别来自时标缓存单元和参考时钟Frj单元，时标缓存单元的基准输入来自参考时钟Frj单元，时标产生单元和时标缓存单元间由时标传送通道连通。本发明所述方法，在只使用基本数字逻辑电路资源条件下，实现任意正有理数的分频与倍频处理，提供满足系统应用要求的各种频率的同步时钟输出，无需单独配置锁相环路专用模块。
Description
技术领域
本发明涉及时钟电路，具体的说是一种全数字时钟产生电路及全数字时钟产生方法。
背景技术
现有的数字逻辑电路设计中，经常需要对输入时钟进行任意正有理数的分频和倍频处理。输入时钟Fi和输出时钟Fo之间有如下关系：M＝Fo/((Fi/N))，也可描述为Fo/Fi＝M/N，其中M、N均为正整数。当M＞N时，就是倍频电路，当M不能整除N时，就是带有分数的倍频电路；当M＜N时，就是分频电路，当N不能整除M时，就是带有分数的分频电路。现有的数字电路通常需要采用一个锁相环路实现上述倍频电路和分频电路。而数字逻辑电路只有基本数字逻辑电路资源，没有锁相环路专用模块，所说的基本数字逻辑电路资源是指：组合逻辑、寄存器和存储器。增加锁相环路专用模块的数字时钟产生电路成本较高，实现较复杂。
发明内容
针对现有技术中存在的缺陷，本发明的目的在于提供一种全数字时钟产生电路及全数字时钟产生方法，在只使用基本数字逻辑电路资源条件下，实现任意正有理数的分频与倍频处理，提供满足系统应用要求的各种频率的同步时钟输出，无需单独配置锁相环路专用模块。
为达到以上目的，本发明采取的技术方案是：
一种全数字时钟产生电路，其特征在于，采用全数字逻辑电路，其结构如下：
电路的输入方向10包含一输入时钟Fi单元101，电路的输出方向30包含一输出时钟Fo单元304；输入时钟Fi单元101产生输入时钟Fi，输出时钟Fo单元304对外提供输出时钟Fo；
输入时钟Fi单元101的输出连接到Nk分频单元103的输入，Nk分频单元103的输出连接到时标产生单元104的输入，时标产生单元104的基准输入来自参考时钟Fr单元102；
时标产生单元104通过时标传送通道20与电路的输出方向30中的时标缓存单元302连通，
时标缓存单元302的基准输入来自参考时钟Frj单元301，时标缓存单元302的输出、参考时钟Frj单元301分别和相位比较时钟恢复单元303的一个输入连接，相位比较时钟恢复单元303的输出连接到输出时钟Fo单元304的输入。
在上述技术方案的基础上，所述电路的输入方向10和电路的输出方向30在同一个电路单元内，所述时标传送通道20为一信号连接线。
在上述技术方案的基础上，所述电路的输入方向10和电路的输出方向30分别在两个电路单元内，所述时标传送通道20为传送时标的数据通路。
在上述技术方案的基础上，所述参考时钟Fr单元102产生的参考时钟Fr与参考时钟Frj单元301产生的参考时钟Frj是同步时钟，且参考时钟Frj是参考时钟Fr的j倍频时钟，j≥1且j为整数；
当所述电路的输入方向10和电路的输出方向30在同一个电路单元内时，参考时钟Fr和参考时钟Frj是一个时钟，此时j＝1。
一种全数字时钟产生方法，其特征在于：
在电路的输入方向10，Nk分频单元103根据分频系数Nk，对输入时钟Fi单元101产生的输入时钟Fi进行正整数的分频处理，输出一时钟信号；
然后，时标产生单元104根据参考时钟Fr单元102产生的一个高稳定度的参考时钟Fr对Nk分频单元103产生的时钟信号的时钟周期进行测量，产生一个时标ST[i]的序列，i＝0，1，2，3……；
时标ST[i]的序列通过时标传送通道20从电路的输入方向10传送到电路的输出方向30；
在电路的输出方向30，先对最近接收到的j个时标ST[i]进行相加运算，j≥1且j为整数，产生一个新的时标STj[i]并将其存储到时标缓存单元302内，形成时标STj[i]的序列；
之后连续读取缓存的时标STj[i]，依据时标STj[i]和参考时钟Frj单元301产生的参考时钟Frj，通过相位比较时钟恢复单元303恢复出输出时钟Fo并送至输出时钟Fo单元304。
在上述技术方案的基础上，时标产生单元104的时标ST[i]产生，包括以下步骤：
1)将输入时钟Fi进行整数Nk分频得到时钟Fi/Nk；
2)采用参考时钟Fr测量时钟Fi/Nk每个周期有多少个节拍，该节拍值就是一个时标ST[i]的值；
3)根据输入时钟频偏要求和抖动要求，依据ST-E＜ST[i]＜ST+E条件，判断当前时标ST[i]是否为有效时标，E为最大时标误差绝对值，无单位；ST为输入方向产生时标，无单位，ST＝[Fr/(Fi/Nk)]；
4)如果有效则会进行下一步缓冲当前时标ST[i]，否则代表输入时钟Fi异常，丢弃当前时标ST[i]。
在上述技术方案的基础上，在电路的输出方向30，每收到一个时标ST[i]后，将之前j-1个时标累加在一起，生成一个新的时标STj[i]，即STj[i]＝ST[i]+ST[i-1]+…+ST[i-j+1]。
在上述技术方案的基础上，相位比较时钟恢复单元303在每个时标周期内，要将STj[i]个Frj时钟周期，均分为Mk个Fo时钟周期，
设半周期分频比Div＝[Frj/(2×Fo)]，[ ]为取整数运算，Div为正整数，无单位；
则每个Fo半周期为Div或Div+1个Frj周期；
Frj/Fo的值必须大于2，同时，Frj/Fo的值不能为接近于偶数的值。
在上述技术方案的基础上，时标缓存单元302缓存时标STj[i]时，为防止时标被取空，同时为保证输入时钟异常时，输出时钟有一定稳定度，在时标缓存单元302内，缓存s个时标值，步骤如下：
1)每收到一个时标ST[i]后，将之前j-1个时标累加在一起，生成一个新的时标STj[i]，将该值准备写入缓冲区；
2)设置一个双口RAM，时标写入和读出都是从零地址开始的；
3)时标缓存单元302复位后，先从零地址开始写入s个时标后，才允许开始从零地址读出时标；s为正整数，且大于等于2；
4)如果读写地址相等，即时标被读空或者写满了，此时继续顺序读取之前存储时标；
之后如果有新的有效时标写入时，则将当前读出时标地址加一定数量s后成为新的写入时标地址，存储到双口RAM中。
在上述技术方案的基础上，在相位比较时钟恢复单元303中，根据输出时钟Fo304相位与期望时标的标准相位超前或滞后的情况，确定下一个周期的分频系数Nk。
本发明所述的全数字时钟产生电路及全数字时钟产生方法，在只使用基本数字逻辑电路资源条件下，实现任意正有理数的分频与倍频处理，提供满足系统应用要求的各种频率的同步时钟输出，无需单独配置锁相环路专用模块。
附图说明
本发明有如下附图：
图1全数字时钟产生电路及方法示意图；
图2采用示波器观测长时间同步余晖；
图3采用SJ300E抖动漂移分析仪表测试漂移的结果；
图4相位比较法时钟恢复电路流程图。
具体实施方式
以下结合附图对本发明作进一步详细说明。
本发明公开了一种全数字时钟产生电路及全数字时钟产生方法设计方法，本发明所述的全数字时钟产生电路如图1所示，采用全数字逻辑电路，其结构如下：
电路的输入方向10包含一输入时钟Fi单元101，电路的输出方向30包含一输出时钟Fo单元304；输入时钟Fi单元101产生输入时钟Fi，输出时钟Fo单元304对外提供输出时钟Fo；
输入时钟Fi单元101的输出连接到Nk分频单元103的输入，Nk分频单元103的输出连接到时标产生单元104的输入，时标产生单元104的基准输入来自参考时钟Fr单元102；所述Nk分频单元103的分频系数为Nk；
时标产生单元104通过时标传送通道20与电路的输出方向30中的时标缓存单元302连通，时标缓存单元302的基准输入来自参考时钟Frj单元301，时标缓存单元302的输出、参考时钟Frj单元301分别和相位比较时钟恢复单元303的一个输入连接，相位比较时钟恢复单元303的输出连接到输出时钟Fo单元304的输入。参考时钟Fr单元102产生参考时钟Fr，参考时钟Frj单元301产生参考时钟Frj。
在上述技术方案的基础上，所述电路的输入方向10和电路的输出方向30在同一个电路单元内，所述时标传送通道20为一信号连接线。
在上述技术方案的基础上，所述电路的输入方向10和电路的输出方向30分别在两个电路单元内，所述时标传送通道20为传送时标的数据通路。
时标传送通道20是一个数据传送通道，不限定于是何种具体的数据传送通道。例如，在TDM over Packet网络应用中，时标传送通道就是包含了时标的数据分组，输入方向10是TDM over Packet网络设备内时标产生电路，输出方向30是TDM over Packet网络设备内差分时标法的时钟恢复电路。
在上述技术方案的基础上，所述参考时钟Fr单元102产生的参考时钟Fr与参考时钟Frj单元301产生的参考时钟Frj是同步时钟，且参考时钟Frj是参考时钟Fr的j倍频时钟，j≥1且j为整数；
当所述电路的输入方向10和电路的输出方向30在同一个电路单元内时，参考时钟Fr和参考时钟Frj是一个时钟，此时j＝1。
在上述电路的基础上，本发明还给出了以下所述的全数字时钟产生方法：
在电路的输入方向10，Nk分频单元103根据分频系数Nk，对输入时钟Fi单元101产生的输入时钟Fi进行正整数的分频处理，输出一时钟信号；
然后，时标产生单元104根据参考时钟Fr单元102产生的一个高稳定度的参考时钟Fr对Nk分频单元103产生的时钟信号的时钟周期进行测量，产生一个时标ST[i]的序列，i＝0，1，2，3……；
时标ST[i]的序列通过时标传送通道20从电路的输入方向10传送到电路的输出方向30；
在电路的输出方向30，先对最近接收到的j个时标ST[i]进行相加运算，j≥1且j为整数，产生一个新的时标STj[i]并将其存储到时标缓存单元302内，形成时标STj[i]的序列；
之后连续读取缓存的时标STj[i]，依据时标STj[i]和参考时钟Frj单元301产生的参考时钟Frj，通过相位比较时钟恢复单元303恢复出输出时钟Fo并送至输出时钟Fo单元304。
在上述技术方案的基础上，时标产生单元104的时标ST[i]产生，包括以下步骤：
1)将输入时钟Fi进行整数Nk分频得到时钟Fi/Nk；
2)采用参考时钟Fr测量时钟Fi/Nk每个周期有多少个节拍，该节拍值就是一个时标ST[i]的值；
3)根据输入时钟频偏要求和抖动要求，依据ST-E＜ST[i]＜ST+E条件，判断当前时标ST[i]是否为有效时标，
4)如果有效则会进行下一步缓冲当前时标ST[i]，否则代表输入时钟Fi异常，丢弃当前时标ST[i]。
在时标ST[i]存储之前，通过对时标值是否在合理的范围内进行判定，滤出异常时标。通过这种方法发现时钟异常状态，改善输出时钟性能，使得输出时钟能有一定精度。
参考时钟Frj频率是参考时钟Fr频率的j倍，参考时钟Fr对输入时钟Fi的Nk分频信号的每个周期(也称为一个时标周期)进行测量，对应每个周期产生一个时标值ST[i]，且ST[i]、i为自然数。对于任意时标周期内时标值ST[i]，应满足以下条件：
ST-E＜ST[i]＜ST+E，ST[i]、E、i为正整数；
E为最大时标误差绝对值，无单位；
ST为输入方向产生时标，无单位，ST＝[Fr/(Fi/Nk)]。因此，可得到输入时钟Fi容许频偏范围+/-(E/ST)。输入的抖动容限和抖动传递特性可以通过设置j、Nk和E来保证满足设计要求。
在上述技术方案的基础上，在电路的输出方向30，每收到一个时标ST[i]后，将之前j-1个时标累加在一起，生成一个新的时标STj[i]，即STj[i]＝ST[i]+ST[i-1]+…+ST[i-j+1]。
在上述技术方案的基础上，相位比较时钟恢复单元303在每个时标周期内，要将STj[i]个Frj时钟周期，均分为Mk个Fo时钟周期，
设半周期分频比Div＝[Frj/(2×Fo)]，[ ]为取整数运算，Div为正整数，无单位；
则每个Fo半周期为Div或Div+1个Frj周期；
Frj/Fo的值必须大于2，该比值越大则抖动越小，但是该比值越大则对硬件要求越高越难以满足要求；
同时，Frj/Fo的值不能为接近于偶数的值，否则会发生Div-1个Frj周期的Fo半周期，而实际电路不能产生这样的半周期，这样由于分频比不正确容易引起飘动。
因此，需要根据指标要求和电路硬件条件，平衡Div、Frj和Fo三者之间关系。
在上述技术方案的基础上，时标缓存单元302缓存时标STj[i]时，为防止时标被取空，同时为保证输入时钟异常时，输出时钟有一定稳定度，在时标缓存单元302内，缓存s个时标值，步骤如下：
1)每收到一个时标ST[i]后，将之前j-1个时标累加在一起，生成一个新的时标STj[i]，将该值准备写入缓冲区；
2)设置一个双口RAM，时标写入和读出都是从零地址开始的；
3)时标缓存单元302复位后，先从零地址开始写入s个时标后，才允许开始从零地址读出时标；s为正整数，且大于等于2；
4)如果读写地址相等，即时标被读空或者写满了，此时继续顺序读取之前存储时标；
之后如果有新的有效时标写入时，则将当前读出时标地址加一定数量s后成为新的写入时标地址，存储到双口RAM中。
通过缓存一定数量的时标，可实现当输入时钟Fi信号或时标信号异常时，电路系统进入保持状态，输出时钟可保持在一定精度；当输入时钟Fi信号或时标信号恢复正常时，电路系统能快速的从保持状态进入锁定状态。缓存的时标数量越多则电路的保持精度越高。具体的缓存数量可根据实际需要调整。时标STj[i]的产生和缓存，可改善输出时钟特性，当输入时钟Fi单元101异常时，输出时钟Fo单元304可进入保持状态。
在上述技术方案的基础上，在相位比较时钟恢复单元303中，根据输出时钟Fo304相位与期望时标的标准相位超前或滞后的情况，确定下一个周期的分频系数Nk。如图4所示，本发明技术方案给出了相位比较时钟恢复法的实现步骤和流程图。但是，在实际电路设计中使用了乘法器和比较器，考虑到硬件时延局限性，需要采用多时钟周期完成乘法和比较运算。
在上述技术方案的基础上，参考时钟Fr、参考时钟Frj只需频率同步且有一定稳定度，该时钟稳定度影响输出时钟的抖动和漂移特性。所述的稳定度在目前试验条件可采用G.813标准时钟。
在上述技术方案的基础上，如图4所示，相位比较时钟恢复单元303工作在参考时钟Frj下，具体步骤如下：
1)设置一个计数器cnt_fr每个Frj周期加1，设置一个计数器cnt_fo_half每个Fo半周期加1，设置一个计数器cnt_div每个Frj周期加1；
2)当读取一个时标STj[i]后，置计数器cnt_fr、cnt_fo_half和cnt_div都为1，置Fo为‘0’，置当前Div_cur分频半周期为Div；Div＝[Frj/(2×Fo)]；
3)经过Div_cur个Frj周期(即cnt_div等于Div_cur)后，置Fo＝NOT Fo，置cnt_div都为1，通过比较cnt_fr/cnt_fo_half与STj[i]/(2×Mk)大小确定下一个分频半周期，如果前者大于后者Div_cur＝Div+1，否则Div_cur＝Div；
4)如果cnt_fr＝STj[i]时，读取下一个时标，重复步骤2)，否则，重复步骤3)。
上述时钟恢复电路中，步骤3)的相位比较cnt_fr/cnt_fo_half与STj[i]/(2×Mk)可采用乘法器实现，通过特殊处理可保证时延满足要求。实际电路中，可采用多时钟周期完成乘法和比较运算后，再确定Div_cur的值，只要乘法和比较运算能在Div-1个Frj周期内完成即可。
如果输入Fi、Fr和Frj为理想时钟，则输出时钟抖动小于Fo/Frj(单位UI)。如果要降低时钟抖动则要增大Frj，但是这样会造成硬件电路实现难度(主要是时延)。同时，Fr和Frj要求有一定稳定度，其质量也影响输出时钟Fo的抖动和漂移指标。计算的最大抖动指标值是理想值，实际电路所测得结果比该计算结果大。如果对抖动指标要求较高，可增加一级模拟锁相环路过滤该高频抖动，改善输出时钟的抖动特性，满足更高要求电路应用。
下面是采用本发明所述方法实现电路，其参数设置如下：输入时钟Fi＝8kHz，输入方向参考时钟Fr＝38.88MHz，输出方向参考时钟Frj＝38.88MHz，输出时钟Fo＝2.048MHz，分频系数Nk＝8。
本文中Fi、Fo、Fr、Frj都表示为频率，单位为Hz；Nk是输入时钟Fi分频系数，无单位。
Fo/Fi＝M/N＝Mk/Nk，则，Mk＝2048。
令Mk＝M×k，Nk＝N×k，k为正整数。k为Mk和Nk的最大公约数。M与N的最大公约数为1。则M＝256，N＝1，k＝8。
根据上述参数设置，还可相应可得到其它参数的值：
设Frj＝j×Fr，j为正整数，则倍频值j＝Frj/Fr＝1，
时标ST＝[Fr/(Fi/Nk)]＝38880，[ ]为取整数运算，ST、Nk为正整数，
时标STj＝[Frj/(Fi/Nk)]＝38880，[ ]为取整数运算，STj、Nk为正整数，
Div＝[Frj/(2×Fo)]＝9。
在理想情况下，电路输出抖动指标，可以通过计算得到，输出时钟抖动最大值Fo/Frj(单位UI)。根据上述参数设置，理想情况下最大输出抖动值Fo/Frj＝2.048MHz/38.88MHz＝0.053UI。
本发明可采用XILINX公司VertexII系列的FPGA实现，实测结果：抖动小于0.1UI(带通滤波器为20～100kHz)。
通过调整Fr、Frj、E、Nk的参数设置，以及综合考虑输入的Fi、Fo、M、N、k、Mk、Nk、j等参数，可改进整个电路性能，满足不同设计需求。
图2.为TDS3014示波器测得长时间同步余晖图，其中观测时间大于10分钟。下方的波形3是系统输入Fi时钟信号，上方的波形4为系统输出Fo时钟信号。
图3.为采用SJ300E抖动漂移分析仪表测试漂移的结果。
本发明可应用于ASIC电路设计与FPGA数字逻辑电路设计领域。采用本发明可在全数字电路设计条件下，可对输入时钟进行任意数量的分频与倍频，为电路提供各种频率同步时钟。输出时钟，在输入参考时钟Fi异常情况下，具有一定保持特性。
Claims (10)
1.一种全数字时钟产生电路，其特征在于，采用全数字逻辑电路，其结构如下：
电路的输入方向(10)包含一输入时钟Fi单元(101)，电路的输出方向(30)包含一输出时钟Fo单元(304)；输入时钟Fi单元(101)产生输入时钟Fi，输出时钟Fo单元(304)对外提供输出时钟Fo；
输入时钟Fi单元(101)的输出连接到Nk分频单元(103)的输入，Nk分频单元(103)的输出连接到时标产生单元(104)的输入，时标产生单元(104)的基准输入来自参考时钟Fr单元(102)；
时标产生单元(104)通过时标传送通道(20)与电路的输出方向(30)中的时标缓存单元(302)连通，
时标缓存单元(302)的基准输入来自参考时钟Frj单元(301)，时标缓存单元(302)的输出、参考时钟Frj单元(301)分别和相位比较时钟恢复单元(303)的一个输入连接，相位比较时钟恢复单元(303)的输出连接到输出时钟Fo单元(304)的输入。
2.如权利要求1所述的全数字时钟产生电路，其特征在于：所述电路的输入方向(10)和电路的输出方向(30)在同一个电路单元内，所述时标传送通道(20)为一信号连接线。
3.如权利要求1所述的全数字时钟产生电路，其特征在于：所述电路的输入方向(10)和电路的输出方向(30)分别在两个电路单元内，所述时标传送通道(20)为传送时标的数据通路。
4.如权利要求1或2或3所述的全数字时钟产生电路，其特征在于：所述参考时钟Fr单元(102)产生的参考时钟Fr与参考时钟Frj单元(301)产生的参考时钟Frj是同步时钟，且参考时钟Frj是参考时钟Fr的j倍频时钟，j≥1且j为整数；
当所述电路的输入方向(10)和电路的输出方向(30)在同一个电路单元内时，参考时钟Fr和参考时钟Frj是一个时钟，此时j＝1。
5.一种基于权利要求1的全数字时钟产生方法，其特征在于：
在电路的输入方向(10)，Nk分频单元(103)根据分频系数Nk，对输入时钟Fi单元(101)产生的输入时钟Fi进行正整数的分频处理，输出一时钟信号；
然后，时标产生单元(104)根据参考时钟Fr单元(102)产生的一个高稳定度的参考时钟Fr对Nk分频单元(103)产生的时钟信号的时钟周期进行测量，产生一个时标ST[i]的序列，i＝0，1，2，3……；
时标ST[i]的序列通过时标传送通道(20)从电路的输入方向(10)传送到电路的输出方向(30)；
在电路的输出方向(30)，先对最近接收到的j个时标ST[i]进行相加运算，j≥1且j为整数，产生一个新的时标STj[i]并将其存储到时标缓存单元(302)内，形成时标STj[i]的序列；
之后连续读取缓存的时标STj[i]，依据时标STj[i]和参考时钟Frj单元(301)产生的参考时钟Frj，通过相位比较时钟恢复单元(303)恢复出输出时钟Fo并送至输出时钟Fo单元(304)。
6.如权利要求5所述的全数字时钟产生方法，其特征在于，时标产生单元(104)的时标ST[i]产生，包括以下步骤：
1)将输入时钟Fi进行整数Nk分频得到时钟Fi/Nk；
2)采用参考时钟Fr测量时钟Fi/Nk每个周期有多少个节拍，该节拍值就是一个时标ST[i]的值；
3)根据输入时钟频偏要求和抖动要求，依据ST-E＜ST[i]＜ST+E条件，判断当前时标ST[i]是否为有效时标，E为最大时标误差绝对值，无单位；ST为输入方向产生时标，无单位，ST＝[Fr/(Fi/Nk)]；
4)如果有效则会进行下一步缓冲当前时标ST[i]，否则代表输入时钟Fi异常，丢弃当前时标ST[i]。
7.如权利要求5所述的全数字时钟产生方法，其特征在于：在电路的输出方向(30)，每收到一个时标ST[i]后，将之前j-1个时标累加在一起，生成一个新的时标STj[i]，即STj[i]＝ST[i]+ST[i-1]+…+ST[i-j+1]。
8.如权利要求5所述的全数字时钟产生方法，其特征在于：相位比较时钟恢复单元(303)在每个时标周期内，要将STj[i]个Frj时钟周期，均分为Mk个Fo时钟周期，
设半周期分频比Div＝[Frj/(2×Fo)]，[ ]为取整数运算，Div为正整数，无单位；
则每个Fo半周期为Div或Div+1个Frj周期；
Frj/Fo的值必须大于2，同时，Frj/Fo的值不能为接近于偶数的值。
9.如权利要求5所述的全数字时钟产生方法，其特征在于，时标缓存单元(302)缓存时标STj[i]时，为防止时标被取空，同时为保证输入时钟异常时，输出时钟有一定稳定度，在时标缓存单元(302)内，缓存s个时标值，步骤如下：
1)每收到一个时标ST[i]后，将之前j-1个时标累加在一起，生成一个新的时标STj[i]，将该值准备写入缓冲区；
2)设置一个双口RAM，时标写入和读出都是从零地址开始的；
3)时标缓存单元(302)复位后，先从零地址开始写入s个时标后，才允许开始从零地址读出时标；s为正整数，且大于等于2；
4)如果读写地址相等，即时标被读空或者写满了，此时继续顺序读取之前存储时标；
之后如果有新的有效时标写入时，则将当前读出时标地址加一定数量s后成为新的写入时标地址，存储到双口RAM中。
10.如权利要求5所述的全数字时钟产生方法，其特征在于：在相位比较时钟恢复单元(303)中，根据输出时钟Fo(304)相位与期望时标的标准相位超前或滞后的情况，确定下一个周期的分频系数Nk。
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- 2010-12-22 CN CN201010599334A patent/CN102064826B/zh not_active Expired - Fee Related
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