KR20170023856A - 자동 테스트 시스템용 에지 생성기 기반 위상 고정 루프 기준 클록 생성기 - Google Patents
자동 테스트 시스템용 에지 생성기 기반 위상 고정 루프 기준 클록 생성기 Download PDFInfo
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- 238000012360 testing method Methods 0.000 title claims abstract description 62
- 230000000737 periodic effect Effects 0.000 claims abstract description 30
- 238000000034 method Methods 0.000 claims description 29
- 238000012935 Averaging Methods 0.000 claims description 11
- 230000004044 response Effects 0.000 claims description 8
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 15
- 230000006870 function Effects 0.000 description 15
- 230000008569 process Effects 0.000 description 6
- 238000013459 approach Methods 0.000 description 4
- 238000001914 filtration Methods 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 3
- 208000019300 CLIPPERS Diseases 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 208000021930 chronic lymphocytic inflammation with pontine perivascular enhancement responsive to steroids Diseases 0.000 description 2
- 230000003750 conditioning effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000000670 limiting effect Effects 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000002829 reductive effect Effects 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 230000000712 assembly Effects 0.000 description 1
- 238000000429 assembly Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000003467 diminishing effect Effects 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 230000000977 initiatory effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229920000729 poly(L-lysine) polymer Polymers 0.000 description 1
- 238000000638 solvent extraction Methods 0.000 description 1
- 230000003595 spectral effect Effects 0.000 description 1
- 238000003786 synthesis reaction Methods 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03L7/00—Automatic control of frequency or phase; Synchronisation
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Abstract
프로그래밍 가능한 주파수의 주기적 신호를 생성하도록 구성된 자동 테스트 시스템. 자동 테스트 시스템은 클록, 클록에 결합된 에지 생성기, 위상 고정 루프 및 지연 조정 회로를 포함할 수 있다. 에지 생성기는 에지 생성기 출력, 이네이블 입력 및 지연 입력을 포함할 수 있다. 에지 생성기는 이네이블 입력이 어써트되는 클록의 각각의 사이클에서 지연 입력에서의 값에 의해 특정되는 클록의 에지에 대한 지연을 가진 신호를 에지 생성기 출력에서 산출할 수 있다. 위상 고정 루프는 프로그래밍 가능한 주파수의 주기적 신호를 제공하도록 구성된 기준 입력 및 위상 고정 루프 출력을 포함할 수 있다. 지연 조정 회로는 클록의 각 사이클에 대해 프로그래밍 된 양만큼 값이 증가할 수 있는 누산기를 포함할 수 있다.
Description
본 발명은 자동 테스트 시스템용 에지 생성기 기반 위상 고정 루프 기준 클록 생성기에 관한 것이다.
반도체 소자는 그것들의 제조 중에 대개 다수회 테스트된다. "테스터"라고하는 자동 테스트 장비는 피시험장치(DUT)를 자극하고 반응을 측정하는 테스트 신호를 생성하는 데 이용된다. 테스터는 신중하게 제어되는 테스트 패턴에 의해 야기 된 반응을 예측된 반응과 비교함으로써 DUT가 적절하게 동작하는지 여부를 판정한다. DUT를 완전히 테스트하기 위해, 테스터는 DUT의 동작 환경에서 볼 수 있는 것과 같은 신호를 생성하고 측정해야 한다.
자동 테스트 장비는 이제 디지털 및 아날로그 신호 모두를 생성해야 한다. 따라서, 테스트 장비는 일반적으로 다수의 기기를 포함하도록 만들어진다. 각 기기는 고속 디지털 신호를 생성하거나 프로그래밍 된 특성을 가진 아날로그 파형을 생성하는 것과 같은 특정 기능을 수행한다. 다수의 기기가 테스터에 설치되어 특정 장치를 테스트하는 데 필요한 아날로그 및 디지털 신호 조합을 제공한다. 별개의 테스트 기능을 제공하는 기기를 만들면 사실상 모든 반도체 장치를 테스트하는 데 필요한 일련의 테스트 신호를 생성하고 측정할 수있는 테스트 시스템을 생성하는 유연한 방식을 제공할 수 있다.
테스트 시스템에서 다수의 기기로 신뢰성있게 팬아웃(fan out)될 수 있는 기준 클록의 주파수로의 실질적인 제한이 종종 존재할 수 있는데, 이는 바람직하지 않을 수 있다. 각 기기는 더 낮은 주파수 클록으로부터 자신의 기준 클록을 생성할 수 있다.
하나의 공지된 기준 클록 생성기는 주기적 신호를 생성하는 데 이용되는 기술인 직접 디지털 합성(DDS: Direct Digital Synthesis)을 이용한다. DDS 클록 생성기는 프로그래밍 가능하지만 저주파수의 주기적 신호를 생성할 수 있다. 이 주기적 신호는 PLL(Phase Locked Loop)로 입력될 수 있고, 이는 더 높은 주파수의 기준 클록을 생성하기 위해 주파수 체배기(multiplier)로서 기능한다.
DDS 기반 기준 클록 생성기는 주기적 신호의 사이클을 나타내는 샘플들을 메모리에 저장할 수 있다. 더 낮은 주파수 클록의 각 사이클 동안, DDS 기반 기준 클록 생성기는 메모리에 어드레스를 제공하는 카운터(또는 위상 누산기(accumulator))를 증가시킬 수 있다. 증가량이 클수록 DDS 기반 기준 클록 생성기가 메모리에 저장된 사이클 값을 단계적으로 더 빨리 수행하고 PLL에 공급될 수 있는 출력 주파수가 더 높아진다.
DDS 기반 기준 클록 생성기는 고정 주파수 기준 클록, 주파수 제어 레지스터, 수치 제어 발진기, 디지털-아날로그 변환기(DAC), 저역 통과 필터 및 클립 앰프(클립퍼)를 포함할 수 있다.
본 발명에 따르면, 자동 테스트 시스템용 에지 생성기 기반 위상 고정 루프 기준 클록 생성기를 제공할 수 있다.
일부 양태는 프로그래밍 가능한 주파수의 주기적 신호를 생성하기 위한 주기적 신호 생성 회로를 포함한다. 상기 주기적 신호 생성 회로는 위상 고정 루프, 프로그래밍 가능한 지연 펄스 생성기 회로 및 조정 회로를 포함할 수 있다. 상기 위상 고정 루프는 제어 가능한 발진기 및 비교기를 포함할 수 있다. 상기 제어 가능한 발진기는 제어 가능한 발진기 출력 및 제어 입력을 포함할 수 있다. 상기 제어 가능한 발진기는 상기 제어 입력에서 제어 신호에 의해 제어되는 주파수로 제어 가능한 발진기 출력에서 주기적 신호를 생성하도록 구성될 수 있다. 상기 비교기는 제1 입력, 제2 입력 및 비교기 출력을 포함할 수 있다. 상기 비교기는 상기 제1 입력에서의 제1 신호와 상기 제2 입력에서의 제2 신호 사이의 위상 특성의 차이를 나타내는 신호를 상기 비교기 출력에서 생성하도록 구성될 수 있다. 상기 비교기 출력은 상기 제어 가능한 발진기의 제어 입력에 결합될 수 있다. 상기 제어 가능한 발진기 출력은 상기 제2 비교기 입력에 결합될 수 있다. 상기 프로그래밍 가능한 지연 펄스 생성기 회로는 지연 제어 입력 및 출력을 포함할 수 있다. 상기 프로그래밍 가능한 지연 펄스 생성기 회로의 출력은 상기 비교기의 제1 입력에 결합될 수 있다. 상기 프로그래밍 가능한 지연 펄스 생성기 회로는 기준 신호의 전이에 후속하는 프로그래밍 가능한 지연을 갖는 상기 프로그래밍 가능한 지연 펄스 생성기 회로의 출력에서 펄스를 출력하도록 구성될 수 있다. 상기 조정 회로는 상기 제1 신호의 복수의 사이클 각각에 대해 프로그래밍 가능한 지연의 값을 계산할 수 있다.
추가적인 양태는 프로그래밍된 주파수의 주기적 신호를 생성하는 방법을 포함한다. 상기 방법은 출력 신호를 생성하는 단계, 상기 출력 신호를 주파수에서 분할함으로써 피드백 신호를 생성하는 단계, 기준 신호를 생성하는 단계, 및 주파수 제어 신호를 생성하기 위해 상기 피드백 신호를 상기 기준 신호와 비교하는 단계를 포함할 수 있다. 상기 출력 신호는 상기 주파수 제어 신호에 응답하여 제어될 수 있는 제어된 주파수를 포함할 수 있다. 상기 기준 신호를 생성하는 단계는 상기 출력 신호의 제어된 주파수가 상기 프로그래밍된 주파수에 대응할 수 있도록 상기 기준 신호 내의 복수의 펄스 각각의 타이밍을 제어하는 단계를 포함할 수 있다.
추가적인 양태는 프로그래밍 가능한 주파수의 주기적 신호를 생성하도록 구성된 자동 테스트 시스템을 포함한다. 상기 자동 테스트 시스템은 주기를 갖는 클록, 상기 클록에 결합된 에지 생성기, 위상 고정 루프 및 지연 조정 회로를 포함할 수 있다. 상기 에지 생성기는 에지 생성기 출력, 이네이블 입력, 및 지연 입력을 포함할 수 있다. 상기 에지 생성기는 상기 이네이블 입력이 어써트되는(asserted) 클록의 각각의 사이클에서 상기 지연 입력에서의 값에 의해 특정되는 상기 클록의 에지에 대한 지연을 가진 신호를 상기 에지 생성기 출력에서 생성할 수 있다. 상기 위상 고정 루프는 상기 프로그래밍 가능한 주파수의 주기적 신호를 제공하도록 구성된 기준 입력 및 위상 고정 루프 출력을 포함할 수 있다. 상기 기준 입력은 상기 에지 생성기 출력에 결합될 수 있다. 상기 지연 조정 회로는 상기 에지 생성기의 상기 지연 입력에 결합된 지연 조정 회로 출력과, 상기 클록의 각 사이클에 대해 프로그래밍 된 양만큼 값이 증가하는 누산기를 포함할 수 있다. 축적값이 상기 클록의 주기를 초과할 때, 상기 지연 조정 회로는 상기 에지 생성기의 이네이블 입력에 결합된 이네이블 신호를 억제할 수 있고, 누산된 값을 롤 오버 할 수있다.
상술한 내용은 첨부된 청구 범위에 의해 정의된 본 발명의 비 제한적인 써머리이다.
본 출원의 다양한 양태 및 실시예가 하기의 도면을 참조하여 기술될 것이다. 도면들은 반드시 일정한 비율로 도시된 것은 아님을 이해해야 한다. 다수의 도면에 나타나는 아이템들은 해당 아이템들이 나타나는 모든 도면에서 동일한 참조 번호로 표시된다.
도 1은 자동 테스트 시스템의 블록도이다.
도 2는 일부 실시예에 따른 프로그래밍 가능한 지연 펄스 생성기의 동작을 나타내는 타이밍도이다.
도 3은 일부 실시예에 따른 델타-시그마 변조를 나타내는 타이밍도이다.
도 4는 일부 실시예에 따른 PLL 기준 클록 생성기의 블록도이다.
도 5는 일부 실시예에 따른 기준 클록의 블록도이다.
도 6은 일부 실시예에 따른 기준 클록 생성기의 블록도이다.
도 7은 일부 실시예에 따른 기준 클록 생성기의 블록도이다.
도 8은 일부 실시예에 따라 PLL 기준 클록을 생성하는 방법의 흐름도이다.
도 1은 자동 테스트 시스템의 블록도이다.
도 2는 일부 실시예에 따른 프로그래밍 가능한 지연 펄스 생성기의 동작을 나타내는 타이밍도이다.
도 3은 일부 실시예에 따른 델타-시그마 변조를 나타내는 타이밍도이다.
도 4는 일부 실시예에 따른 PLL 기준 클록 생성기의 블록도이다.
도 5는 일부 실시예에 따른 기준 클록의 블록도이다.
도 6은 일부 실시예에 따른 기준 클록 생성기의 블록도이다.
도 7은 일부 실시예에 따른 기준 클록 생성기의 블록도이다.
도 8은 일부 실시예에 따라 PLL 기준 클록을 생성하는 방법의 흐름도이다.
본 출원인은 프로그래밍 가능한 지연 펄스 생성기에 기초한 기준 클록 생성기를 이용하여 자동 테스트 시스템의 크기 및 전력 소비가 감소될 수 있음을 인식 및 이해하였다. 프로그래밍 가능한 지연 펄스 생성기는 테스트 시스템에 존재할 수 있는 하나 이상의 타이밍 생성기 회로를 이용하여 구현될 수 있고, 이러한 기준 클록 생성기의 크기 및 전력 소비를 더욱 감소시킨다.
특히, DDS를 이용하는 기준 클록 생성기는 매우 클 수 있고 높은 전력을 소비할 수 있다. 큰 크기는 디지털-아날로그 변환기(DAC), 저역 통과 필터 및 클리퍼와 같이 필요한 다수의 구성 요소로 인해 발생할 수 있다. 기준 클록 생성기의 크기 및 전력 소비는 상이한 주파수의 기준 클록이 요구되는 다중 타이밍 생성기 채널을 갖는 테스트 시스템에서 훨씬 더 중요한 영향을 미칠 수있다.
본 출원인은 저주파의 주기적인 신호를 제공하기 위해 에지 생성기를 이용할 수 있는 프로그래밍 가능한 지연 펄스 생성기를 이용하는 것이 더 소수의 더 작은 구성 요소를 필요로 하여 회로가 작아지고(아마도 10배 이상으로), 전력 소비가 줄어들 수 있다는 것을 인식 및 이해하였다. 본 출원인은 이러한 접근 방식이 정확도를 감소시키지 않고 이러한 개선을 달성할 수 있음을 인식 및 이해하였다. 따라서, 프로그래밍 가능한 지연 펄스 생성기를 이용하는 테스터 하드웨어는 동일한 정확도를 제공하는 종래의 테스터 설계보다 작고, 비용이 적고, 전력 소비가 적고, 및/또는 발열량이 적을 수 있다.
도 1은 본원에 기술된 바와 같은 기준 클록 생성기가 구현될 수 있는 예시적인 테스트 시스템을 도시한다. 이 테스트 시스템은 기준 클록 생성기의 프로그래밍 가능한 지연 펄스 생성기로서 디지털 신호를 생성하기 위해 테스트 시스템에 존재할 수 있는 타이밍 생성기를 이용할 수 있다. 다수 유형의 테스트에 대해, 테스터의 동작은 다수의 채널 각각의 에지에 의해 제어될 수 있고, 각 채널은 DUT에서 "핀"이라고도하는 테스트 포인트에 연결된다. 에지는 채널과 연관된 타이밍 생성기에 의해 생성될 수 있고 핀 전자 장치로 전송될 수 있다. 핀에 연관된 동일한 타이밍 생성기가 기준 클록 생성기에서 이용될 수 있다. 대안적으로 또는 추가적으로, 유사 회로의 추가 복제본들이 기준 신호를 기준 클록 생성기에 제공하도록 추가될 수 있다. 그러나, 임의의 적절한 프로그래밍 가능한 지연 펄스 생성기가 기준 클록 생성기 내의 PLL 또는 기타 주파수 승산 회로(multiplication circuit)에 입력을 제공하기 위해 이용될 수 있음을 이해해야 한다.
종래의 테스트 시스템에서, 에지 생성기는 테스트 시스템 동작의 주기를 나타내는 저주파 기준 클록에 대해 프로그래밍된 시간에 펄스를 출력하도록 프로그래밍 가능할 수 있다. 이러한 프로그래밍 가능함은 테스터로 하여금 다수의 상이한 유형의 반도체 장치를 테스트할 수 있도록 한다. 테스트 시스템은 다른 방법으로도 프로그래밍할 수 있다. 예를 들면, 테스트 패턴은 DUT 상의 각 테스트 포인트에 적용할 신호, DUT로부터 판독될 것으로 예상되는 신호 및 테스트 신호의 생성 또는 측정을 제어하는 에지 시간과 같은 다양한 파라미터를 지정할 수 있다. DUT를 테스트할 때, 자극 신호를 생성하고 측정 시간을 제어하는 데에 정밀도가 필요할 수 있다.
이러한 정밀도는 에지의 정확한 타이밍을 통해 달성될 수 있다. 테스터 사이클은 테스트 시스템 클록의 여러 사이클 동안 지속될 수 있다. 따라서, 테스터 사이클 내의 에지 타이밍은 테스트 시스템 클록의 펄스를 카운팅함으로써 판정될 수 있다. 그러나, 테스트 시스템 클록은 원하는 타이밍 분해능(resolution)을 제공하지 않을 수 있다. 프로그래밍 가능한 지연을 이용하여 에지 타이밍을 제어하는 에지 생성기로 더 높은 분해능을 얻을 수 있다.
도 1은 컴퓨터 워크 스테이션(110) 및 테스트 헤드(120)(점선 내(in phantom))를 포함할 수 있는 전체적으로 100으로 지정된 자동 테스트 시스템 또는 테스터의 실시예를 도시한다. 테스트 헤드는 중앙 카드(126), 분배(distribution) 카드(128) 및 다수의 계측기 카드(instrument card)(130)를 포함하는 테스트 신호를 생성하고 측정하기 위한 복수의 전자 보드 조립체를 수용할 수 있다.
도 1에 도시된 바와 같이, 중앙 카드(126)는 계측기 카드(130)의 어레이로의 분배를 위해 분배 카드(128)로 신호를 공급한다. 중앙 카드(126)는 워크 스테이션(110)을 테스트헤드 보드 조립체에 연결시키는 컴퓨터 인터페이스(132) 및 RCLK로 표시되는 저주파 기준 클록을 생성하는 기준 클록 생성기(134)를 포함할 수 있다. 기준 클록 생성기는 예를 들면 100 또는 400 MHz 수정 발진기를 포함할 수 있다. 컴퓨터 인터페이스(132)는 테스터가 컴퓨터 워크 스테이션(110)에 인터페이싱되도록 허용할 수 있고, 그를 통해 이용자가 테스터(120)에 로딩될 수 있는 테스트 프로그램을 개발할 수 있다. 컴퓨터 워크 스테이션(110)은 이용자에게 미리 개발된 테스트 프로그램의 실행을 시작하거나 또는 테스트 결과를 분석하는 것과 같은 기타 기능을 제공할 수 있다.
중앙 카드(126)는 워크 스테이션으로부터의 명령에 응답하여 제어 신호를 생성하는 제어 회로를 포함할 수 있다. 제어 신호들 중 하나는 "DSYNC" 신호를 포함할 수 있다. DSYNC 신호는 동기화된 동작을 가지도록 의도된 모든 기기 또는 기타 구성 요소에 기준 시간을 제공할 수 있다. 기준 클록 신호 및 DSYNC 신호는 카드(128)의 분포상에 각각 배치된 DSYNC 및 RCLK 팬아웃 회로(136 및 138)를 따라 팬아웃되거나 분산될 수 있다. 이들 신호의 분산은 다수의 기기상의 패턴 생성기로 하여금 일치하여(in unison) 시작하고 작동하도록 할 수 있다.
계측기 카드(130) 상의 기기는 디지털 또는 아날로그 기기일 수 있거나 디지털 및 아날로그 신호를 포함하는 기능을 수행할 수 있다. 기기(130A)는 "채널 카드"라고도 하는 디지털 기기를 묘사한다. 채널 카드는 다수의 테스터 채널을 위한 전자 자원을 포함할 수 있다. 테스트 시스템은 다수의 채널 카드를 포함할 수 있다.
도 1에 도시된 바와 같이, 각각의 계측기 카드는 기기의 원하는 기능을 수행하기 위한 회로를 포함한다. 130A와 같은 디지털 기기의 경우, 기능 회로는 포맷팅/타이밍 회로(147) 및 핀 전자 회로(149)를 포함할 수 있다. 이 회로는 DUT(150)를 테스트하기 위한 디지털 신호를 생성 및 측정할 수 있다.
또한, 디지털 기기(130A)는 패턴 생성기(146)를 포함할 수 있다. 패턴 생성기(146)는 기기(130A)의 기능적 부분들을 제어하는 명령들의 시퀀스를 제공할 수 있다. 패턴 생성기(146)는 특정 조건에 응답하여 브랜칭을 제공하거나 테스트 시스템의 상태에 기초하여 다른 조건부 기능을 실행할 수 있다. 패턴 생성기(146)는 로컬 클록 모듈(142)로부터의 클록에 의해 클록킹될 수 있고, 따라서 기준 클록의 주파수보다 높은 프로그래밍 가능한 속도로 명령을 제공할 수 있다.
또한, 기기(130A)는 기기 동기화 링크(ISL) 인터페이스(132A)를 포함할 수 있다. ISL 인터페이스(132A)는 유사하게 ISL 인터페이스를 포함할 수 있는 다른 기기와 패턴 생성기(146)가 통신할 수 있도록 한다. 패턴 생성기(146)는 다른 기기의 기능 회로에 의해 실행될 명령을 전송하거나, 예를 들면 조건부 브랜칭을 제어하는데 이용될 수 있는 다른 기기로부터의 상태 정보를 수신할 수 있다.
다른 기기는 기기에 의해 구현되는 특정 기능에 따라 상이한 기능 회로를 가질 수 있다. 기술된 실시예에서, 각 계측기 카드는 클록 모듈(142)을 포함할 수 있다. 그러나, 상술한 바와 같이, 각각의 기기는 클록 모듈이 없거나, 또는 하나 이상의 클록 모듈을 가질 수 있다.
도 1에 도시된 바와 같이, 각각의 채널 카드(130A)는 클록 모듈(142)을 포함한다. 클록 모듈(142)은 RCLK로부터 원하는 주파수의 하나 이상의 클록을 생성하도록 프로그래밍 될 수 있다. 기술된 실시예에서, 클록 모듈(142)에 의해 생성된 클록 각각은 "국부적으로", 즉 클록 생성기를 포함하는 기기 또는 보드 내에서 이용되도록 의도된다. 클록 생성기는 다수의 상이한 주파수의 클록을 생성할 수 있다. 모든 클록은 동일한 소스에서 생성되기 때문에, 클록들은 서로 동기하는 것으로 간주될 수 있다. 그러나, 클록 모듈에서 생성된 클록의 수 및 이들 클록이 국부적으로 이용되는지 또는 다른 기기로 분산되는지는 본 발명에 중요하지 않다는 것을 이해해야 한다.
클록 모듈은 낮지만 프로그래밍 가능한 주파수에서의 기준 클록을 생성하는 회로를 포함할 수 있다. 저주파 기준 클록은 PLL 또는 다른 회로에 공급되어 기준 클록을 생성할 수 있다. PLL은 저주파 기준 클록의 주파수를 곱하도록 구성될 수 있다. 대안적으로 또는 추가적으로, PLL은 지터를 제어하는 필터를 포함할 수 있다. 클록 모듈(142)에 포함될 수 있는 적절한 회로의 예가 하기에서 설명된다.
일부 실시예에 따라, 저주파 기준 클록은 프로그래밍 가능한 지연 펄스 생성기에 의해 생성될 수 있다. 제어 회로는 원하는 주파수의 펄스를 제공하기 위해 프로그래밍 가능한 지연 펄스 생성기에 지연 값을 제공할 수 있다. 이 주파수는 PLL에서 곱해질 때 결과인 주파수가 기준 클록의 원하는 주파수가 되도록 선택될 수 있다.
도 2는 프로그래밍 가능한 지연 펄스 생성기에 의한 펄스 출력의 대표적인 타이밍의 타이밍도이다. 가로축은 시간을 나타낸다. 프로그래밍 가능한 지연 펄스 생성기는 프로그래밍 가능한 주기를 가진 펄스 스트림(230)을 생성하도록 프로그래밍된다. 이 펄스 스트림은 고정된 주파수의 기준 클록(210)으로부터 생성된다. 그러나, 도시된 바와 같이, 펄스 스트림(230)의 프로그래밍 가능한 주기는 기준 클록(210)의 주기의 배수일 필요는 없다. 오히려, 프로그래밍 가능한 지연 펄스 생성기는 펄스를 방출할지 여부 및 언제 펄스를 방출할지에 대해 기준 클록(210)의 각각의 주기에 대해 프로그래밍 될 수 있다. 결과적으로, 본 예시에서, 클록(210)의 주기는 T이지만, 펄스 스트림(230)의 주기는 (T+ΔT)일 수 있다.
펄스 스트림(230)에 대해 원하는 주기를 제공하기 위해, 프로그래밍 가능한 지연 펄스 생성기는 클록(210)의 에지에 의해 정의된 연속적인 사이클의 시작에 대해 상이한 지연들(250(D1), 260(D2) 및 280(D4))을 제공하도록 프로그래밍 될 수 있다. 또한, 도 2는 일부 사이클에 대해, 270에서와 같이, 클록(210)이 억제되어야 할 수도 있음을 도시한다.
임의의 적절한 회로가 클록(210)을 생성할 수 있고, 임의의 적절한 회로가 프로그래밍 가능한 지연 펄스 생성기로서 기능할 수 있다. 그러나, 이러한 기능을 수행하도록 적응될 수 있는 회로가 디지털 신호를 생성하고 측정하는 자동 테스트 시스템에 존재할 수 있다. 이러한 테스트 시스템은 테스터 동작의 사이클을 정의하는 테스터 클록을 포함할 수 있다. 테스트 시스템 내의 회로는 각 테스터 사이클 동안 프로그래밍 될 수 있는 하나 이상의 동작을 취할 수 있다. 이러한 회로는 각각의 테스터 사이클의 시작에 대해 이때 하나 이상의 펄스를 방출하도록 프로그래밍 될 수 있는 프로그래밍 가능한 타이밍 생성기를 포함할 수 있다. 따라서, 도 2에 도시된 바와 같은 타이밍을 갖는 펄스 트레인이 타이밍 생성기가 펄스를 방출하는 연속적인 테스터 사이클의 시작에 대해 시간을 프로그래밍함으로써 생성될 수 있다. 따라서, 테스트 시스템은 각각의 테스터 사이클에 대해 타이밍 생성기에 공급될 지연 값을 계산하거나 또는 일부 테스터 사이클에 대해 타이밍 생성기의 시작을 억제하기 위한 회로를 제공함으로써 기준 클록의 생성에 적합한 펄스 트레인을 제공하도록 적응될 수 있다.
펄스 트레인의 생성된 주파수에 대한 추가 제어는 델타-시그마 변조의 형태를 이용하여 제공될 수 있다. 타이밍 생성기는 그것이 수신할 수 있는 지연 값의 한정된 분해능을 제공할 수 있다. 정확하게 정의된 주기를 갖는 펄스 트레인을 생성하는 것은 타이밍 생성기가 수용할 수 있는 것보다 더 미세한 분해능으로 펄스의 타이밍을 지정하는 것을 수반할 수 있다.
그럼에도 불구하고, 펄스 트레인은 평균적으로 원하는 주기를 갖도록 생성될 수 있다. 원하는 평균으로부터의 국부적 편차는 고주파 성분을 펄스 트레인으로 도입할 수 있다. 이러한 고주파 성분은 PLL과 같은 후속 스테이지의 필터링 효과에 의해 제거될 수 있고, 정확하게 프로그래밍된 주파수 및 상대적으로 높은 스펙트럼 순도의 기준 클록을 제공한다.
도 3은 원하는 평균주기를 달성하기 위해 펄스의 타이밍을 프로그래밍하는데 이용될 수 있는 델타-시그마 변조를 도시한 타이밍도이다. 가로축은 시간을 나타낸다. 프로그래밍 가능한 지연 펄스 생성기는 펄스 생성기가 펄스를 생성하도록 프로그래밍될 수 있는 시간을 나타내는 일련의 수직선(310)에 의해 표시되는, 정의된 타이밍 분해능을 가질 수 있다. 본 예시에서, 펄스 트레인(320)은 원하는 주기의 기준 클록을 달성하기 위해 원하는 펄스 타이밍을 지시한다. 도시된 바와 같이, 펄스 트레인(320) 내의 펄스는 프로그래밍 가능한 지연 펄스 생성기가 펄스를 생성하도록 프로그래밍될 수 있는 시간과 동조되지(aligned) 않는다. 그러나, 펄스들은 펄스들 사이의 평균 시간이 원하는 주기에 대응하도록 하는 시간에 발생하도록 프로그래밍될 수 있다.
델타-시그마 변조는 펄스를 프로그래밍하기 위해 제한된 시간 분해능으로 원하는 평균 간격을 갖는 펄스를 생성하는 하나의 접근 방식이다. 델타-시그마 변조는 원하는 값에 정확하게 매칭될 수 없는 반복 이벤트에 대해, 0에 접근하는 평균 편차를 제공하기 위해 원하는 값으로부터의 편차가 각각의 반복에 대해 설정된다는 것을 의미한다. 이러한 접근 방식에서, 제1 펄스는 원하는 시간과 가장 유사한 시간에 발생하도록 프로그래밍 될 수 있다. 도 3의 예시에서, 펄스(330A)는 시간 (310A)과 동조된 시간에 발생한다. 이 시간은 타이밍 에러를 나타내는 양(e1)만큼 원하는 펄스 에지 시간(320A) 이전이다.
다음 펄스의 시간을 프로그래밍하는데 있어서, 프로그래밍 된 시간은 펄스들 간에 원하는 주기만큼 증가될 수 있다. 이 시간에 가장 가까운 펄스가 프로그래밍될 수 있는 가능한 시간(310)이 판정될 수 있다. 이 예시에서, 펄스(330B)는 시간(310B)에서 발생하도록 프로그래밍될 수 있다. 이 시간은 추가적인 타이밍 에러를 나타내는 양(e2)만큼 원하는 시간 이전이다. 값(e1 및 e2)이 함께 추가되어 축적된 타이밍 에러를 나타내도록 할 수 있다. 본 예시에서, 펄스의 프로그래밍된 시간이 원하는 시간 이전이기 때문에 축적된 에러는 음수이다.
본 예시에서, 펄스에 대한 프로그래밍된 시간은 펄스의 원하는 시간 이전에 설정되고, 마지막 프로그래밍 된 시간에 펄스들 간의 원하는 주기를 더한 시간을 나타낸다. 축적된 타이밍 에러가 일부 임계값을 초과할 때까지 시간 설정에 대한이러한 접근 방식이 계속된다. 이 임계값은 예를 들면 펄스들 간의 원하는 시간의 절반과 같은 임의의 적절한 값으로 설정될 수 있다. 예를 들면, 펄스(330A 및 330B) 후의 축적된 에러는 원하는 주기의 절반보다 적을 수 있다. 따라서, 펄스(330C)는 펄스(320C)의 원하는 시간 이전인 시간(310C)에서 발생하도록 프로그래밍될 수 있다. 이 포지셔닝은 추가적인 에러(e3)를 가져온다.
본 예시에서, e1, e2 및 e3의 축적된 에러는 임계값을 초과할 수 있다. 따라서, 다음 펄스는 다음 계산된 시간 이후에 가장 가까운 프로그래밍 가능한 시간에서 발생하도록 타이밍될 수 있다. 따라서, 도 3은 시간(310D)에서 발생하는 펄스(330D)를 도시한다. 이 펄스는 타이밍 에러(e4)를 가진다. 축적된 타이밍 에러는 따라서 e1+e2+e3-e4이다. 결과적인 축적된 에러는 다음 펄스가 다음번 원하는 시간 전 또는 후에 프로그래밍되는지 여부를 나타낼 수 있다. 이 경우, e4는 e1, e2 및 e3의 에러의 반대 부호를 가진다. 따라서 축적된 에러에 e4를 더하면 오차가 감소한다. 축적된 에러를 계속 감소시키기 위해 원하는 시간 후에 후속 펄스가 프로그래밍 될 수 있다.
이 패턴은 축적된 에러가 0으로 떨어지고, 그런 다음, 에러 값의 극성은 반대로 되더라도, 크기가 커지기 시작할 때까지 계속될 수 있다. 축적된 에러의 크기가 임계값을 초과하는 크기를 가지면, 에지의 배치는 축적된 에러를 감소시키기 위해 에러의 부호를 변경하도록 변경될 수 있다. 이 프로세스는 펄스 트레인의 생성 전체에서 계속될 수 있다.
이러한 펄스 트레인은 0에 근사하는 평균 타이밍 에러를 가질 수 있다. 따라서, 펄스 트레인은 원하는 주파수와 동일한 주된 고조파(predominate harmonic)를 가질 것이다. 저역 통과 필터를 갖는 PLL과 같은 회로를 통과하는 이러한 펄스 트레인은 목표 클록(320)의 주기와 동일한 주기를 갖는 기준 클록을 제공할 수 있다. 그 필터링 회로가 주파수 승산(multiplication) 동작을 갖는 경우, 결과인 기준 클록은 더 높거나 낮은 주파수일 수 있지만, 그 주파수는 델타-시그마 변조를 이용하여 원하는 주기와 일치하는 평균 펄스 트레인(330)을 달성하도록 정확하게 제어될 수 있다.
펄스 생성기에 대한 프로그래밍된 시간을 생성하는 제어 회로는 간단히 구성될 수 있다. 회로는 각각의 사이클에 대한 에러가 계산될 수 있도록 타이밍 생성기가 지연을 지정하기 위해 수용하는 것보다 더 많은 비트로 원하는 양 시간을 추적할 수 있다. 사이클 간 에러가 축적될 수 있다. 축적된 에러의 크기 및 부호는 다음 펄스가 원하는 시간 이전 또는 이후에 프로그래밍 될 수 있는 제1 시간에 발생하는지를 판정하는데 이용될 수 있다. 축적된 에러가 임계값을 초과하는 경우, 펄스에 대해 프로그래밍된 시간은 축적된 에러와 반대의 부호를 갖는 에러를 제공하도록 설정될 수 있다. 이러한 프로세스는 기준 클록 신호가 생성되는 동안의 주기 전체에서 지속될 수 있다. 이러한 회로의 예가 도 4에 도시되어있다.
도 4는 PLL 기준 클록 생성기(400)의 블록도이다. 일부 실시예에 따르면, 클록(405)은 제어 회로(410) 및 프로그래밍 가능한 지연 펄스 생성기(430)에 제공될 수 있다. 테스트 시스템에서, 클록(405)은 임의의 적절한 클록일 수 있다. 예를 들면, 그것은 도 1에 도시된 RCLK 신호일 수 있고, 이는 고정 주파수 클록일 수 있다. 대안적으로, 그것은 테스터 동작의 사이클을 정의할 수 있는 것과 같은 프로그래밍 가능한 주파수의 클록일 수 있다.
제어 회로(410)는 산술 연산을 수행하는 회로 및 프로그래밍된 값을 저장하거나 계산되는 값을 축적하는 메모리 컴포넌트를 포함하는 디지털 회로 컴포넌트를 이용하여 구현될 수 있다. 이들 컴포넌트는 클록(405)의 각 사이클에 대해 프로그래밍 가능한 지연 펄스 생성기(430)에 대해 프로그래밍된 시간을 계산하도록 동작할 수 있다. 대안적으로, 클록(405)의 특정 사이클에 대해 펄스가 생성되지 않을 것이라는 것을 계산이 표시할 수 있고, 이 경우, 제어 회로(410)는 프로그래밍 가능한 지연 펄스 생성기의 시작를 억제하는 출력을 생성할 수 있다.
임의의 적절한 컴포넌트가 이 계산에 이용될 수 있다. 예를 들면, 제어 회로(410)는 펄스 스트림의 원하는 평균 주기를 나타내는 값을 가지고 로딩될 수 있는 레지스터를 포함할 수 있다. 그런 다음, 디지털 회로가 펄스 트레인에서의 각 펄스에 대해 그 펄스가 발생하고 그것을 펄스 생성기에 대해 프로그래밍될 수 있는 시간과 비교하는 원하는 시간을 계산하는데에 이용될 수 있다. 가산기, 감산기 및/또는 비교기와 같은 회로 컴포넌트를 이용하여, 이러한 값들이 처리되어 축적기를 업데이트하는 데 이용할 수 있는 에러를 계산할 수 있다.
계산된 프로그래밍된 시간은 프로그래밍 가능한 지연 펄스 생성기(430)에 데한 지연 신호(420)로서 출력될 수 있다. 프로그래밍 가능한 지연 펄스 생성기(430)는 평균적으로 원하는 주기를 가질 트레인(440)에서의 펄스를 출력할 수 있다. 그런 다음, 기준 클록으로 전환하도록 그 펄스가 조절될 수 있다. 컨디셔닝은 원하는 주파수 이외의 주파수 성분을 제거하는 필터링을 포함할 수 있다. 이 원하는 주파수는 PLL 또는 다른 적절한 회로에서 곱하거나 나누어질 수 있다.
펄스 트레인(440)이 신호 컨디셔닝을 수행할 수 있는 위상 고정 루프(PLL) (450)에 제공될 수 있다. 여기서, PLL(450)은 기준 클록을 나타내는 출력(460)을 가진다. PLL은 원하는 필터링을 제공하는 저대역 통과 응답을 가질 수 있다. 대안으로 또는 추가적으로, 그것은 N PLL에 의한 분할일 수 있고, 이는 주파수에 곱해질 것이다. N의 값은 공지된 기술을 이용하여 PLL(450)로 프로그래밍 될 수 있다. 대안적으로, PLL(450)은 입력의 평균 주파수에 대해 출력의 주파수를 나눌 수 있는 값 M을 수신하는 기능을 포함할 수 있다. 또 다른 옵션으로서, PLL(450)은 출력(460)이 펄스 트레인(440)의 평균 주파수의 N/M 배인 주파수를 갖는 기준 클록이 될 수 있도록 주파수 승산 및 나눗셈 함수 모두를 포함할 수 있다.
도 5는 도 4의 기준 클록 생성기의 대안의 실시예의 블록도이다. 본 예시에서, 기준 클록 생성기(500)는 프로그래밍 가능한 지연 펄스 생성기를 구현하기 위한 다수의 에지 생성기 회로 및 평균화 회로를 포함한다. 일부 실시예에 따르면, 클록(505)이 제어 회로(510), 에지 생성기(530) 및 추가적인 에지 생성기(또는 다수의 추가적인 에지 생성기)(532)로 제공될 수 있다. 에지 생성기(530 및 532)는 예를 들면 공지된 포맷팅/타이밍 회로(147)(도 1)에서 구현될 수 있는 것과 같은 에지 생성기일 수 있다.
여기서, 그것들의 출력은 평균화될지라도, 다수의 에지 생성기가 (2개에서 임의의 추가적인 수의 에지 생성기까지) 이용된다. 일부 실시예에서, 다수의 에지 생성기의 출력은 펄스 트레인에서 교번하는(alternating) 펄스를 출력하도록 프로그래밍 될 수 있다. 이러한 프로그래밍은 단일 에지 생성기보다 빠른 속도로 펄스를 제공하는데 이용될 수 있다. 그러나, 도시된 실시예에서, 펄스는 단일 펄스 생성기에 의해 전달될 수 있는 속도로 제공되고, 추가적인 에지 생성기(532) 및 평균화 회로(538)는 개선된 선형성으로 인해 더 나은 타임 스텝 분해능을 제공할 수 있다. 각각의 에지 생성기는 동시에 펄스를 제공하도록 프로그래밍 될 수 있다. 이러한 구성 및 프로세스는 고유한 회로 노이즈 및 생성된 펄스의 전반적인 결정 성 및 랜덤 노이즈로 인한 지터를 감소시킬 수 있다. 따라서, 하나의 에지 생성기의 타이밍 부정확성은 다수의 에지 생성기가 이용될 때 평균화 될 수 있다.
일부 실시예에 따르면, 다수의 에지 생성기(530 및 532)의 펄스들은 거의 동일하지만 약간 상이한 시간들에 발생하도록 조정될 수 있고, 그런다음 평균화 회로(538)를 통과한다. 그 결과는 여전히 단일 펄스일 수 있지만, 펄스의 타이밍은 다수의 펄스의 시간의 평균일 수 있다. 이러한 구성 및 프로세스는 다수의 에지 생성기의 적절한 제어를 통해 평균 에지 시간에서 효과적으로 더 높은 시간 스텝의 분해능을 제공할 수 있다. 예를 들면, 4개의 에지 생성기 및 평균화 회로는 최소 시간 스텝에 의해 4개의 에지 생성기 중 하나의 지연을 변경하여, 이 최소 시간 스텝의 약 1/4로 평균 에지 시간을 시프트함으로써 적은 에지 생성기에 대해 너무 높은 시간 스텝 분해능을 제공할 수 있다. 이 구성 및 프로세스는 멀티 비트 델타-시그마 변조라고 공지된 델타-시그마 변조의 보다 강력한 방법을 제공할 수 있다.
이러한 실시예에서, 펄스 트레인 내의 펄스에 대한 프로그래밍된 시간은 상술한 바와 같이 또는 임의의 다른 적절한 방식으로 계산될 수 있다. 본원에 기술된 실시예에서, 시간은 테스터 사이클의 시작에 대한 지연으로서 프로그래밍되어, 각 사이클에 대해 발생하는 에지 생성기에서의 지연을 프로그래밍함으로써 펄스의 시간을 특정하도록 한다. 각각의 펄스에 대해, 다수의 에지 생성기 중 하나가 선택될 수 있고, 그 에지 생성기가 프로그래밍될 수 있다. 예시된 실시예에서, 제어 회로(510)는 원하는 시간을 계산하고 프로그래밍된 시간을 복수의 에지 생성기에 분배할 수 있다.
상술한 바와 같이, 펄스 트레인 내의 펄스들 사이의 원하는 주기가 판정될 수 있다. 이러한 판정은 예를 들면 테스트 프로그래머에 의해 또는 워크스테이션 (110)(도 1)과 같은 워크스테이션에서 실행되는 테스트 시스템 구성 프로그램에 의해 이루어질 수 있다. 이러한 프로그램은 예를 들면, 테스트 프로그램의 일부로서와 같이 원하는 기준 클록 주파수를 입력으로서 수신할 수 있다. 프로그래밍 가능한 지연 펄스 생성기의 출력이 입력 주파수에 M/N을 곱하는 PLL에 대한 입력으로서 제공되는 실시예에서, 출력 주파수는 1/Tav(M/N)과 동일할 것이고, 여기서 Tav는 펄스 트레인의 평균 주기이다. 따라서, 이들 파라미터 중 하나 이상을 선택함으로써 주파수가 설정될 수 있다. 테스터 하드웨어에 대한 제한은 이러한 파라미터의 범위와 분해능을 제한한다. 원하는 기준 클록 주파수를 제공하기 위해 이들 파라미터에 대한 적절한 값을 선택하도록 임의의 적절한 기술이 이용될 수 있다.
Tav가 선택되는 방식에 관계없이, 제어 회로(510)는 이러한 원하는 평균주기를 달성하기 위해 펄스 트레인에서 연속 펄스에 대한 프로그래밍된 시간을 생성할 수 있다. 상술한 바와 같이, 펄스 시간이 프로그래밍될 수 있는 분해능은 Tav에 대해 원하는 분해능을 생성하는 데 필요한 분해능보다 낮을 수 있다. 본원에 기술된 바와 같이, 원하는 분해능은 각 펄스에 대한 원하는 시간과 달성될 수 있는 프로그래밍 된 시간 사이의 축적된 에러를 추적함으로써 달성될 수 있다. 펄스가 원하는 시간에 발생하도록 프로그래밍될 수 없는 경우, 그 펄스에 대한 시간은 축적된 에러를 감소하는 방식으로 원하는 시간 전후에 선택될 수 있다. 따라서, 제어 회로(510)는 본 실시예에서 누산기(515)인 축적된 에러를 추적하는 회로를 포함할 수 있다.
누산기(515)는 임의의 적절한 방식으로 증가 또는 감소하도록 제어될 수 있다. 예를 들면, 이는 펄스에 대한 원하는 시간이 판정될 때 각 펄스에 대해 증가 또는 감소 될 수 있다. 원하는 시간은 테스터 사이클의 시작과 같은 임의의 적절한 기준 시간에 대해 계산될 수 있다. 그러나, 임의의 적절한 기준 시간이 이용될 수 있다는 것을 이해해야 한다.
제어 회로(510)는 축적된 에러를 이용하여 지연 신호(520) 및 지연 신호(525)를 연산할 수 있다.
이들 신호는 펄스 트레인에서 홀수 번호 펄스와 짝수 번호 펄스의 타이밍을 각각 나타낸다. 지연 신호(520)는 에지 생성기(530)로 제공될 수 있고, 지연 신호(525)는 추가적인 에지 생성기(532)로 제공될 수 있다.
제어 회로(510)는 프로그래밍된 주파수의 기준 클록(560)을 유도하는 주기를 갖는 펄스 트레인을 생성하는 펄스의 원하는 시간을 각 사이클에 대해 제어 회로(510)로 하여금 계산할 수 있도록 하는 기타 컴포넌트를 포함할 수 있다. 에지 생성기들(530 및 532)은 원하는 시간으로 프로그래밍될 필요가 있는 분해능을 가지지 않을 수 있다. 따라서, 제어 회로(510)는 원하는 시간의 직전 또는 직후의 에지 생성기가 프로그래밍될 수 있는 시간을 선택할 수 있다. 상술한 바와 같이, 축적된 에러의 크기 및 부호는 원하는 시간 전후의 시간이 선택되는지 여부를 판정하는데 이용될 수 있다.
프로그래밍된 시간에 기초하여, 에지 생성기(530) 및 추가적인 에지 생성기(532)는 각각 생성된 펄스 트레인(534, 536)을 평균화 회로(538)로 제공할 수 있다. 에지 생성기는 펄스 트레인에서 교번하는 펄스를 생성하기 때문에, 다수의 에지 생성기의 출력을 평균화하는 것은 원하는 평균 주기의 펄스 트레인을 제공한다.
평균화 회로(538)는 위상 고정 루프(550)로 원하는 평균 주기를 가진 펄스 트레인(540)을 제공할 수 있다. 상술한 바와 같이, PLL(550)은 저역 통과 기능을 제공하여 펄스 트레인의 평균 주기에 기초한 주파수를 가진 신호를 생성할 수 있다. 이 주파수는 펄스 트레인에 의해 지정된 주파수의 배수일 수 있다. 그 배수는, PLL(550)이 N개의 PLL에 의한 분할일 때와 같이, 정수배가 될 수도 있고, 또는 PLL(550)이 N/M PLL일 때와 같이 비 정수 배수일 수도 있다. PLL이 주파수 승산을 제공하는지 여부에 관계없이, 출력(560)은 원하는 프로그래밍된 주파수를 가진 기준 클록으로서 기능할 수 있다.
본원에 기술된 기능들은 임의의 적절한 회로로 구현될 수 있다는 것을 이해해야 한다. 도 6은 고정밀도로 프로그래밍될 수 있는 기준 클록 생성기의 대안의 실시예의 블록도이다. 일부 실시예에 따르면, 클록(605)은 제어 회로(610) 및 에지 생성기(630)에 제공될 수 있다. 클록(605)은 테스터 사이클을 정의하는 클록을 포함하는 임의의 적절한 클록을 나타내고, 이는 그 자체가 프로그래밍 가능한 주파수를 가질 수 있다.
제어 회로(610)는 주파수 제어 레지스터(613) 및 델타-시그마 변조기(619)를 포함할 수 있다. 일부 실시예에서, 테스트 엔지니어는 주파수 제어 레지스터(613)에 저장된 값을 컴퓨터 워크 스테이션(110)(도 1)을 통해 입력된 명령과 같이 직접적으로, 또는 테스트 프로그램에서 클록 주파수 파라미터의 값을 지정하는 것과 같이 간접적으로 지정할 수 있다. 또한, 주파수 제어 레지스터(613)에 저장된 값은, PLL(650)이 주파수 승산(multiplication) 특성을 갖는 경우, 클록 주파수가 어떻게 지정되는지에 관계없이, 지정된 기준 클록 주파수로부터 계산될 수 있다. 주파수 제어 레지스터(613)에서의 값이 특정되는 방식에 관계없이, 제어 회로(610)는 에지 생성기(630)에 의해 생성된 펄스에 대해 프로그래밍된 시간 값을 생성하여 지정된 주파수를 생성하기 위해 펄스들 사이의 평균 시간을 가진 펄스 트레인을 제공할 수 있다.
본 실시예에서, 연결(616)을 통해 델타-시그마 변조기(619)로 연결된 주파수 제어 레지스터(613)가 도시된다. 델타-시그마 변조기(619)는 주파수 제어 레지스터의 출력(616) 보다 더 적은 비트의 분해능을 가진 지연 신호(620)를 출력할 수 있다. 그러나, 종래기술에 공지된 바와 같이, 델타-시그마 변조기(619)는 출력이 원하는 값에 대해 평균화하도록 출력이 원하는 값 이상이고 원하는 값 이하인 시간의 확률을 설정하는 더 높은 분해능의 입력의 값으로 평균화하는 출력 값을 생성할 수 있다.
제어 회로(610)는 지연 신호(620)를 에지 생성기(630)로 제공할 수 있다. 에지 생성기(630)는 위상 고정 루프(650)에 제공될 수 있는 펄스들 사이의 원하는 평균 간격을 갖는 펄스 트레인을 생성할 수 있다. 위상 고정 루프(650)는 원하는 평균으로부터의 펄스 트레인 내의 개별 펄스의 편차와 연관된 고차 고조파를 제거함으로써 원하는 기준 클록 주파수를 갖는 기준 클록을 출력할 수 있다(660). 추가적으로, 위상 고정 루프(650)는 결과적인 주파수가 펄스 트레인의 주된 주파수 성분과 상이하게 되도록 주파수 승산 효과를 가질 수 있다.
도 7은 일부 실시예에 따른 PLL 기준 클록 생성기(700)의 블록도이다. 일부 실시예에 따르면, 클록(705)은 제어 회로(710) 및 에지 생성기(730)로 제공될 수 있다. 다른 실시예에 대해, 클록(705)은 테스트 시스템 클록이거나 또는 임의의 다른 적절한 소스로부터 도출될 수 있다. 유사하게, 제어 회로(710)는 지연 신호(720)를 에지 생성기(730)로 제공할 수 있다. 지연 신호(720)는 클록(705)의 각각의 사이클에 대한 지연값을 특정하거나 클록 사이클 동안 펄스가 생성되지 않도록 특정할 수 있다.
그런 다음, 에지 생성기(730)는 기준 클록(760)으로서 기능하는 출력(760)을 가질 수 있는 위상 고정 루프(750)로 원하는 평균 주기를 가진 펄스 트레인을 제공할 수 있다. 위상 고정 루프(750)는 비교기(751), 필터(753), 제어가능한 발진기(755), N 분할 동작(757), 및 연결(752, 754, 756 및 758)을 포함할 수 있다. 본 예시에서, 필터(753)는 기준 클록(760)의 원하는 주파수들의 고조파를 차단하면서 이들 주파수들을 포함하는 주파수 범위를 통과하는 통과 대역을 제공할 수 있다. 이러한 필터는 저역 통과 대역 필터로서 또는 임의의 다른 적절한 방식으로 구현될 수 있다.
위상 고정 루프(750)는 연결(756 및 758)을 포함하는 피드백 경로에서 N 분할 카운터(757)를 선택적으로 포함할 수 있다. 본 구성에서, 위상 고정 루프(750)는 주파수 체배기(multiplier)로서의 기능을 할 수 있다. 대안적으로 또는 추가적으로, 분배기는 제어 가능한 발진기(755)의 출력과 같은 피드포워드 경로에 포함될 수 있다. 이러한 카운터는 위상 고정 루프(750)의 주파수 출력에 M의 역수(즉, 1/M)를 곱한 M 분할 카운터가 될 수 있다. M 분할 카운터가 명확하게 도시되어 있지는 않지만, 이러한 카운터는 N 분할 카운터(757) 대신에 또는 그에 추가하여 이용될 수 있다. 양쪽 카운터가 이용되는 경우, 위상 고정 루프(750)는 에지 생성기(730)의 출력에서 펄스 트레인의 평균 주파수에 N/M을 곱할 수 있다. 이러한 방식으로, 펄스 트레인의 평균 주파수뿐만 아니라 N 및 M에 대한 값을 특정함으로써, 기준 클록의 주파수에 대한 정밀한 제어가 제공될 수 있다.
도 8은 일부 실시예에 따라 PLL 기준 클록을 생성하는 방법의 흐름도이다. 일부 실시예에 따르면, 단계(810)에서, 출력 신호는 주파수 제어 신호에 의해 제어되는 주파수로 생성될 수 있다. 주파수 제어 신호는 예를 들면, 제어 가능한 발진기(755)(도 7)와 같은 제어 가능한 발진기에 대한 입력으로 제공될 수 있다.
단계(820)에서, 피드백 신호는 출력 신호를 주파수로 분할함으로써 산출될 수 있다. 도 7에 도시된 바와 같은 회로가 이용될 때, 분할된 출력 신호는 신호 (758)(도 7)에 대응할 수 있다.
일부 실시예에서, 피드백 신호의 각 사이클에 대해, 단계(830)에서, 펄스 트레인이 프로그래밍 된 주파수에 대응하도록 펄스의 타이밍을 제어함으로써 기준 신호가 산출될 수 있다. 일부 실시예에서, 기준 신호의 각각의 사이클에 대해, 모듈러 연산(modular arithmetic)을 이용하여 이전 사이클에서 계산된 지연에 지연 조정을 추가함으로써, 기준 신호에서의 지연이 계산될 수 있다(하위 단계 833). 모듈러 연산의 계수(modulus)는 클록(705)(도 7)과 같은 사이클을 정의하는 클록의 주기에 대응할 수 있다.
일부 실시예에서, 기준 신호 내의 펄스는 주기적인 타이밍 신호의 에지에 대한 시간(주어진 사이클에 대해 계산된 지연에 기초하여 판정될 수 있는)에 생성될 수 있다(하위 단계 836). 단계(840)에서, 피드백 신호는 주파수 제어 신호를 생성하기 위해 기준 신호와 비교될 수 있다. 이 프로세스는 원하는 주파수의 기준 클록이 생성되는 동안 반복될 수 있다.
따라서, 본 발명의 적어도 하나의 실시예에 대한 다수의 양태를 기술하였기 때문에, 다양한 대안, 수정 및 개선이 당업자에게 용이하게 일어날 수 있음을 이해해야 한다.
예를 들면, 펄스 트레인이 원하는 기준 클록과 동조하지(align) 않는 주파수 특성을 가진 클록의 각각의 클록 사이클에 대해 프로그래밍 된 시간의 펄스로 생성되는 실시예가 기술된다. 그것이 주파수가 낮거나, 프로그래밍 가능한 주파수를 가지지 않거나, 원하는 주파수 분해능으로 프로그래밍될 수 없기 때문에, 클록은 원하는 기준 클록에서 편향될 수 있다. 그러나, 설명의 단순화를 위해, 클록 사이클 당 최대 하나의 펄스가 발생되는 것으로 기술되는 것이 이해되어야 한다. 일부 실시예에서, 에지 생성기 또는 기타 프로그래밍 가능한 지연 펄스 생성 회로는 클록 사이클 당 다수의 펄스를 출력할 수 있다. 이들 실시예에서, 생성된 펄스 트레인은 이들 펄스의 타이밍을 제어하는데 이용되는 클록보다 높은 평균 주파수를 가질 수 있다.
이러한 대안, 수정 및 개선은 본 개시물의 일부로서 의도되며, 본 발명의 취지 및 범위 내에 있는 것으로 의도된다. 또한, 본 발명의 이점이 표시되었지만, 본 발명의 모든 실시예가 기술된 모든 이점을 포함하는 것은 아님을 이해해야 한다. 일부 실시예는 본원에서 유리한 것으로 기술된 임의의 특징 및 일부 경우를 구현하지 않을 수 있다. 따라서, 상술한 설명 및 도면은 단지 예일 뿐이다.
본 발명의 다양한 양태들은 단독으로, 조합하여, 또는 상술한 실시예들에서 구체적으로 논의되지 않은 다양한 배열들로 이용될 수 있고, 따라서 상술한 설명에서 기술되거나 도면에 예시된 컴포넌트들의 상세 및 배열에 그 적용이 한정되지 않는다. 예를 들면, 일 실시예에서 기술된 양태들은 다른 실시예들에서 기술된 양태들과 임의의 방식으로 조합될 수 있다.
또한, 본 발명은 그 예시가 제공된 방법으로서 구현될 수 있다. 방법의 일부로서 수행된 동작은 임의의 적절한 방식으로 순서가 정해질 수 있다. 따라서, 예시된 실시예에서 순차적인 동작으로 도시되었지만, 몇몇 동작을 동시에 수행하는 것을 포함할 수 있고, 도시된 것과 다른 순서로 동작이 수행되는 실시예가 구성될 수 있다.
또한, 도시되고 기술된 회로 및 모듈은 임의의 순서로 재정렬될 수 있고, 그에 따라 재정렬을 가능하게하는 신호가 제공될 수 있다.
청구 범위의 엘리먼트를 변경하기 위해 청구 범위에서 "제1", "제2", "제3" 등과 같은 서수 용어를 이용하는 것은 방법의 동작들이 수행되는 임의의 우선 순위, 선행(precedence), 또는 또다른 청구범위의 엘리먼트에 대한 하나의 청구범위의 엘리먼트의 순서 또는 시간적인 순서를 그 자체로 내포하는 것이 아니고, 단지 청구 범위의 엘리먼트들을 구별하기 위해 특정한 명칭을 가진 하나의 청구범위의 엘리먼트를 동일한 명칭을 가진(그러나 서수 용어를 이용하는) 또다른 엘리먼트와 구별하는 라벨로서 사용된다.
또한, 본원에서 이용된 어구 및 전문 용어는 설명의 목적을 위한 것이며 한정으로서 간주되어서는 안된다. 본원에서 "including", "comprising" 또는 "having", "containing", "involving" 및 그 변형은 그 이후에 열거된 항목 및 그 등가물뿐만 아니라 추가 항목을 포함한다.
Claims (21)
- 프로그래밍 가능한 주파수의 주기적 신호를 생성하는 주기적 신호 생성 회로에 있어서:
위상 고정 루프(phase locked loop)로서,
제어 가능한 발진기 출력 및 제어 입력을 구비하고, 상기 제어 입력에서 제어 신호에 의해 제어되는 주파수로 상기 제어 가능한 발진기 출력에서 상기 주기적 신호를 산출하도록 구성된 제어 가능한 발진기; 및
제1 입력, 제2 입력 및 비교기 출력을 구비하고, 상기 비교기 출력에서 신호를 산출하도록 구성된 비교기로서, 상기 신호는 상기 제1 입력에서의 제1 신호와 상기 제2 입력에서의 제2 신호 사이의 위상 특성의 차이를 나타내고, 상기 비교기 출력은 상기 제어 가능한 발진기의 상기 제어 입력에 결합되고, 상기 제어 가능한 발진기 출력은 상기 제2 비교기 입력에 결합되는 상기 비교기;
를 포함하는 상기 위상 고정 루프;
지연 제어 입력 및 출력을 구비하는 프로그래밍 가능한 지연 펄스 생성기 회로로서, 상기 프로그래밍 가능한 지연 펄스 생성기 회로의 출력이 상기 비교기의 상기 제1 입력에 결합되고, 상기 프로그래밍 가능한 지연 펄스 생성기 회로는 기준 신호의 전이에 후속하여 프로그래밍 가능한 지연을 갖는 상기 프로그래밍 가능한 지연 펄스 생성기 회로의 출력에서 펄스를 출력하도록 구성되는 상기 프로그래밍 가능한 지연 펄스 생성기 회로; 및
상기 제1 신호의 복수의 사이클 각각에 대해 상기 프로그래밍 가능한 지연의 값을 계산하는 조정 회로;
를 포함하는 것을 특징으로 하는 주기적 신호 생성 회로. - 제1 항에 있어서, 상기 프로그래밍 가능한 지연 펄스 생성기 회로는 자동 테스트 시스템의 에지 생성 회로를 더 포함하는 것을 특징으로 하는 주기적 신호 생성 회로.
- 제1 항에 있어서, 상기 위상 고정 루프는 N 분할 위상 고정 루프인 것을 특징으로 하는 주기적 신호 생성 회로.
- 제3 항에 있어서, 상기 N 분할 위상 고정 루프는 정수인 N 분할 위상 고정 루프인 것을 특징으로 하는 주기적 신호 생성 회로.
- 제3 항에 있어서, 상기 N 분할 위상 고정 루프는 분수인(fractional) N 분할 위상 고정 루프인 것을 특징으로 하는 주기적 신호 생성 회로.
- 제3 항에 있어서,
상기 위상 고정 루프는 주기적 신호의 주파수의 1/N인 주파수를 갖는 제2 신호를 생성하는 N 분할 위상 고정 루프이고;
상기 조정 회로는 상기 제1 신호의 각 주기에 대한 지연의 값을 계산하는 것을 특징으로 하는 주기적 신호 생성 회로. - 제1 항에 있어서,
상기 주기적 신호 생성 회로는 복수의 프로그래밍 가능한 에지 생성 회로를 구비하는 자동 테스트 시스템의 채널의 일부를 포함하고;
상기 프로그래밍 가능한 지연 펄스 생성기 회로는 상기 복수의 프로그래밍 가능한 에지 생성 회로들 중 프로그래밍 가능한 에지 생성 회로를 포함하는 것을 특징으로 하는 주기적 신호 생성 회로. - 제7 항에 있어서, 상기 기준 신호는 자동 테스트 시스템을 위한 주기적 클록을 포함하는 것을 특징으로 하는 주기적 신호 생성 회로.
- 제1 항에 있어서, 상기 조정 회로는 델타-시그마 변조 회로를 구비하고, 상기 델타-시그마 변조 회로는 상기 프로그래밍 가능한 지연 펄스 생성기 회로의 상기 지연 제어 입력에 결합된 출력을 포함하는 것을 특징으로 하는 주기적 신호 생성 회로.
- 제1 항에 있어서,
상기 프로그래밍 가능한 지연 펄스 생성기 회로는:
적어도 하나의 추가적인 프로그래밍 가능한 지연 펄스 생성기 회로; 및
평균화 회로;
를 더 포함하고,
상기 평균화 회로는 상기 프로그래밍 가능한 지연 펄스 생성기 회로의 출력, 상기 적어도 하나의 추가적인 프로그래밍 가능한 지연 펄스 생성기 회로의 출력, 및 상기 비교기의 상기 제1 입력에 결합되는 것을 특징으로 하는 주기적 신호 생성 회로. - 프로그래밍된 주파수의 주기적 신호를 생성하는 방법으로서:
주파수 제어 신호에 응답하여 제어되는 제어된 주파수를 구비하는 출력 신호를 생성하는 단계;
상기 출력 신호를 주파수 분할하여 피드백 신호를 생성하는 단계;
기준 신호를 생성하는 단계; 및
상기 주파수 제어 신호를 생성하기 위해 상기 피드백 신호를 상기 기준 신호와 비교하는 단계;
를 포함하고,
상기 기준 신호를 생성하는 단계는 상기 출력 신호의 상기 제어된 주파수가 상기 프로그래밍 된 주파수에 대응하도록 상기 기준 신호 내의 복수의 펄스 각각의 타이밍을 제어하는 단계를 포함하는 것을 특징으로 하는 프로그래밍된 주파수의 주기적 신호를 생성하는 방법. - 제11 항에 있어서,
상기 기준 신호를 생성하는 단계는, 상기 기준 신호의 복수의 사이클 각각에 대해, 이전 사이클에서 계산된 지연에 지연 조정을 추가함으로써 상기 기준 신호의 지연을 계산하는 단계를 더 포함하는 것을 특징으로 하는 프로그래밍된 주파수의 주기적 신호를 생성하는 방법. - 제12 항에 있어서,
상기 추가는 모듈러 연산(modular arithmetic)을 이용하여 수행되는 것을 특징으로 하는 프로그래밍된 주파수의 주기적 신호를 생성하는 방법. - 제12 항에 있어서,
상기 기준 신호를 생성하는 단계는 주기적인 타이밍 신호의 에지에 대한 시간에 상기 기준 신호에서의 펄스를 생성하는 단계를 더 포함하고, 상기 시간은 각각의 사이클에 대해 상기 계산된 지연에 기초하여 판정되는 것을 특징으로 하는 프로그래밍된 주파수의 주기적 신호를 생성하는 방법. - 제11 항에 있어서,
상기 피드백 신호를 생성하는 단계는, 상기 피드백 신호의 복수의 사이클 각각에 대해, 이전 사이클에서 계산된 지연에 지연 조정을 추가함으로써 상기 피드백 신호의 지연을 계산하는 단계를 포함하는 것을 특징으로 하는 프로그래밍된 주파수의 주기적 신호를 생성하는 방법. - 프로그래밍 가능한 주파수의 주기적 신호를 생성하도록 구성된 자동 테스트 시스템으로서:
주기를 갖는 클록;
상기 클록에 결합되고, 에지 생성기 출력, 이네이블 입력 및 지연 입력을 구비 에지 생성기로서, 상기 이네이블 입력이 어써트되는(asserted) 클록의 각 사이클에서 상기 지연 입력에서의 값에 의해 특정되는 상기 클록의 에지에 대한 지연을 가진 신호를 상기 에지 생성기 출력에서 산출하는 상기 에지 생성기;
상기 프로그래밍 가능한 주파수의 상기 주기적 신호를 제공하도록 구성된 위상 고정 루프 출력 및 기준 입력을 구비하고, 상기 기준 입력은 상기 에지 생성기 출력에 결합되는 위상 고정 루프; 및
지연 조정 회로로서,
상기 에지 생성기의 상기 지연 입력에 결합된 지연 조정 회로 출력, 및
상기 클록의 각 사이클에 대해 프로그래밍 된 양만큼 값이 증가하는 누산기를 구비하고,
축적된 값이 상기 클록의 주기를 초과할 때, 상기 지연 조정 회로는 상기 에지 생성기의 상기 이네이블 입력에 결합된 이네이블 신호를 억제하고 상기 축적된 값을 롤 오버하는,
상기 지연 조정 회로;
를 포함하는 것을 특징으로 하는 프로그래밍 가능한 주파수의 주기적 신호를 생성하도록 구성된 자동 테스트 시스템. - 제16 항에 있어서, 상기 위상 고정 루프는 N 분할 위상 고정 루프인 것을 특징으로 하는 프로그래밍 가능한 주파수의 주기적 신호를 생성하도록 구성된 자동 테스트 시스템.
- 제17 항에 있어서,
상기 N 분할 위상 고정 루프는 정수인 N 분할 위상 고정 루프인 것을 특징으로 하는 프로그래밍 가능한 주파수의 주기적 신호를 생성하도록 구성된 자동 테스트 시스템. - 제17 항에 있어서,
상기 N 분할 위상 고정 루프는 분수인(fractional) N 분할 위상 고정 루프인 것을 특징으로 하는 프로그래밍 가능한 주파수의 주기적 신호를 생성하도록 구성된 자동 테스트 시스템. - 제17 항에 있어서,
상기 N 분할 위상 고정 루프는 상기 위상 고정 루프 출력의 주파수의 1/N인 주파수를 갖는 피드백 신호를 생성하고;
상기 지연 조정 회로는 상기 기준 신호의 각 주기에 대한 지연의 값을 계산하는 것을 특징으로 하는 프로그래밍 가능한 주파수의 주기적 신호를 생성하도록 구성된 자동 테스트 시스템. - 제16 항에 있어서,
상기 클록에 결합된 적어도 하나의 추가적인 에지 생성기; 및
평균화 회로;
를 더 포함하고,
상기 평균화 회로는 상기 에지 생성기 출력, 상기 적어도 하나의 추가적인 에지 생성기의 출력, 및 상기 위상 고정 루프의 기준 입력에 결합되는 것을 특징으로 하는 프로그래밍 가능한 주파수의 주기적 신호를 생성하도록 구성된 자동 테스트 시스템.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US14/322,375 | 2014-07-02 | ||
| US14/322,375 US9397670B2 (en) | 2014-07-02 | 2014-07-02 | Edge generator-based phase locked loop reference clock generator for automated test system |
| PCT/US2015/036914 WO2016003682A1 (en) | 2014-07-02 | 2015-06-22 | Edge generator-based phase locked loop reference clock generator for automated test system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20170023856A true KR20170023856A (ko) | 2017-03-06 |
| KR102437238B1 KR102437238B1 (ko) | 2022-08-29 |
Family
ID=55017772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020167036303A KR102437238B1 (ko) | 2014-07-02 | 2015-06-22 | 자동 테스트 시스템용 에지 생성기 기반 위상 고정 루프 기준 클록 생성기 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US9397670B2 (ko) |
| KR (1) | KR102437238B1 (ko) |
| CN (1) | CN106664093B (ko) |
| WO (1) | WO2016003682A1 (ko) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
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| DE102016202402A1 (de) | 2016-02-17 | 2017-08-17 | Continental Teves Ag & Co. Ohg | Sensor |
| DE102016202403A1 (de) | 2016-02-17 | 2017-08-17 | Continental Teves Ag & Co. Ohg | Sensor |
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2014
- 2014-07-02 US US14/322,375 patent/US9397670B2/en active Active
-
2015
- 2015-06-22 KR KR1020167036303A patent/KR102437238B1/ko active IP Right Grant
- 2015-06-22 WO PCT/US2015/036914 patent/WO2016003682A1/en active Application Filing
- 2015-06-22 CN CN201580035479.5A patent/CN106664093B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970072665A (ko) * | 1996-04-10 | 1997-11-07 | 빈센트 비. 인그라시아 | 주파수 안정 주기펄스 발생장치와 방법 |
| US7356111B1 (en) * | 2003-01-14 | 2008-04-08 | Advanced Micro Devices, Inc. | Apparatus and method for fractional frequency division using multi-phase output VCO |
Also Published As
| Publication number | Publication date |
|---|---|
| US9397670B2 (en) | 2016-07-19 |
| CN106664093B (zh) | 2021-01-12 |
| KR102437238B1 (ko) | 2022-08-29 |
| WO2016003682A1 (en) | 2016-01-07 |
| CN106664093A (zh) | 2017-05-10 |
| US20160006441A1 (en) | 2016-01-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0105 | International application |
Patent event date: 20161226 Patent event code: PA01051R01D Comment text: International Patent Application |
|
| PG1501 | Laying open of application | ||
| PA0201 | Request for examination |
Patent event code: PA02012R01D Patent event date: 20200609 Comment text: Request for Examination of Application |
|
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20220126 Patent event code: PE09021S01D |
|
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20220531 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20220824 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
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|
| PG1601 | Publication of registration |