CN110581743B - 电子设备、时间同步系统及时间同步方法 - Google Patents

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Abstract

一种电子设备、时间同步系统和时间同步方法。该电子设备包括：信号生成电路和时间调节电路。信号生成电路包括：控制电路，被配置为生成频率控制字；信号调节电路，被配置为接收具有初始频率的输入信号和所述频率控制字，并根据所述频率控制字和所述输入信号生成并输出具有目标频率的输出信号。时间调节电路被配置为基于具有所述目标频率的输出信号对所述电子设备的时钟信号进行同步调节操作。

Description

电子设备、时间同步系统及时间同步方法
技术领域
本公开的实施例涉及一种电子设备、时间同步系统和时间同步方法。
背景技术
在分布式网络信息时代，为了使网络系统中的各个设备实现工作协调一致，信息传输无误，在许多行业中，例如信息技术(information technology，IT)行业的“整点开拍”、“领袖选举”，金融行业的“股市开盘收盘”，通信行业的“同步组网”等业务处理，网络系统中的各个设备的时钟同步十分重要。网络时钟同步技术的关键在于各设备的本地时钟的频率，若该时钟的频率越大，则从网络中同步到本地的时间精度越高，各个设备之间的工作协调性和一致性更好。
发明内容
本公开至少一实施例提供一种电子设备，包括：信号生成电路和时间调节电路。信号生成电路包括控制电路和信号调节电路，控制电路被配置为生成频率控制字；信号调节电路被配置为接收具有初始频率的输入信号和所述频率控制字，并根据所述频率控制字和所述输入信号生成并输出具有目标频率的输出信号。所述时间调节电路被配置为基于具有所述目标频率的输出信号对所述电子设备的时钟信号进行同步调节操作。
例如，在本公开一实施例提供的电子设备中，所述控制电路被配置为获取晶振漂移的影响参数，并根据所述影响参数生成所述频率控制字。
例如，在本公开一实施例提供的电子设备中，信号生成电路还包括参数获取电路，所述参数获取电路被配置为获取所述影响参数。
例如，在本公开一实施例提供的电子设备中，所述晶振漂移的影响参数包括温度参数，所述参数获取电路包括温度检测子电路；所述温度检测子电路被配置为检测所述温度参数。
例如，在本公开一实施例提供的电子设备中，所述温度检测子电路包括温度检测器和第一计数器，所述温度检测器被配置为检测环境温度，所述温度参数包括所述环境温度，所述第一计数器被配置为根据所述环境温度和参考温度记录频率变化量。
例如，在本公开一实施例提供的电子设备中，所述温度参数与所述频率变化量的关系式表示为：
Δf＝r·ΔTn+p·ΔTn-1+...+d·ΔT+g
其中，Δf表示所述频率变化量，r、p、d和g为常数，ΔT表示所述环境温度和所述参考温度的差值，ΔT＝T1-T2，T1表示所述环境温度，T2表示所述参考温度；以及
所述频率控制字与所述频率变化量的关系式表示为：
Figure BDA0001691637350000021
其中，FN表示所述频率控制字，FTO表示与所述参考温度对应的参考频率控制字，fΔ表示基准时间单位的频率。
例如，在本公开一实施例提供的电子设备中，所述晶振漂移的影响参数包括老化参数，所述参数获取电路包括老化读取子电路；所述老化读取子电路被配置为读取晶振源的所述老化参数。
例如，在本公开一实施例提供的电子设备中，所述老化读取子电路包括老化读取元件和第二计数器，所述老化读取元件被配置为读取所述晶振源的老化速率，以及读取与所述老化速率相对应的参考时间，所述老化参数包括所述老化速率和所述参考时间，所述第二计数器被配置为记录所述参考时间的数量。
例如，在本公开一实施例提供的电子设备中，所述频率控制字与所述老化参数的关系式表示为：
FN＝FAO·(1+γ)
其中，FN表示所述频率控制字，FAO表示参考频率控制字，γ表示所述老化参数的乘积，其中，γ＝ν·t，ν表示所述老化速率，t表示所述参考时间，且t为自然数。
例如，在本公开一实施例提供的电子设备中，所述信号调节电路包括基准时间单位生成子电路和频率调节子电路，基准时间单位生成子电路被配置为接收具有所述初始频率的所述输入信号，并根据所述初始频率生成并输出基准时间单位；频率调节子电路被配置为根据所述频率控制字和所述基准时间单位生成并输出具有所述目标频率的所述输出信号。
例如，在本公开一实施例提供的电子设备中，所述基准时间单位生成子电路包括：压控振荡器，被配置为以预定振荡频率振荡；第一锁相环回路电路，被配置为将所述压控振荡器的输出频率锁定为基准输出频率；K个输出端，被配置为输出K个相位均匀间隔的输出信号，其中，K为大于1的正整数，所述基准输出频率表示为fd，所述基准时间单位是所述K个输出端输出的任意两个相邻的输出信号之间的时间跨度，所述基准时间单位表示为△，并且△＝1/(K·fd)。
例如，在本公开一实施例提供的电子设备中，所述基准时间单位生成子电路包括：压控延迟器、第二锁相环回路电路和K个输出端，所述压控延迟器包括一个或者多个级联的延时单元，且被配置为根据所述输入信号和所述第二锁相环回路电路的输出信号产生延时信号；所述第二锁相环回路电路被配置为根据所述输入信号和所述延时信号将所述压控延迟器的输出频率锁定为基准输出频率；所述K个输出端，被配置为输出K个相位均匀间隔的输出信号，其中，K为大于1的正整数，述基准输出频率表示为fd，所述基准时间单位是所述K个输出端输出的任意两个相邻的输出信号之间的时间跨度，所述基准时间单位表示为△，并且△＝1/(K·fd)。
例如，在本公开一实施例提供的电子设备中，所述目标频率表示为：
fTAF-DPS＝(K·fd)/F
其中，fTAF-DPS表示所述目标频率，F表示所述频率控制字。
例如，在本公开一实施例提供的电子设备中，所述频率调节子电路包括时间平均频率直接周期合成器。
例如，本公开一实施例提供的电子设备还包括频率源，所述频率源被配置为提供具有所述初始频率的输入信号。
本公开至少一实施例还提供一种时间同步系统，包括：多个电子设备。所述多个电子设备中的至少一个为根据上述任一项所述的电子设备。
本公开至少一实施例还提供一种时间同步方法，应用于根据上述任一项所述的电子设备，所述时间同步方法包括：生成频率控制字；根据所述频率控制字和所述输入信号，生成并输出具有所述目标频率的输出信号；基于具有所述目标频率的输出信号对所述电子设备的时钟信号进行同步调节操作。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。
图1为一种时钟网络分布的示意图；
图2为本公开一实施例提供的一种电子设备的示意性框图；
图3为本公开一实施例提供的一种信号生成电路的示意性框图；
图4为本公开一实施例提供的一种信号生成电路的另一示意性框图；
图5A为本公开一实施例提供一种基准时间单位生成子电路的示意性结构图；
图5B为本公开一实施例提供另一种基准时间单位生成子电路的示意性结构图；
图6为本公开一实施例提供的一种K个相位均匀间隔的基准输出信号的示意图；
图7为本公开一实施例提供的一种频率调节子电路的示意性框图；
图8为本公开一实施例提供的一种频率调节子电路的工作原理示意图；
图9A为本公开一实施例提供的一种频率调节子电路的结构示意图；
图9B为本公开一实施例提供的另一种频率调节子电路的结构示意图；
图10为本公开一实施例提供的一种时间同步系统的示意性框图；
图11为本公开一实施例提供的一种时间同步系统的基于网络时间同步协议NTP进行时间同步的示意图；
图12示出了本公开一实施例提供的一种时间同步方法的示意性流程图。
具体实施方式
为了使得本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
为了保持本公开实施例的以下说明清楚且简明，本公开省略了已知功能和已知部件的详细说明。
图1为一种时钟网络分布的示意图。如图1所示，在面向大数据网络(比如因特网)时，需要使用多条时钟链路驱动所有网络节点，从而使所有网络节点的时钟同步。时钟同步的方法有很多种，例如纯软件方法、纯硬件方法、硬件和软件相结合的方法等。具体地，时钟同步的方法包括单向授时、双向授时、网络时钟同步技术、通过网络报文完成时钟修正(例如NTP、PTP技术)。单向授时和双向授时的精度较低，网络时钟同步技术和通过网络报文完成时钟修正的精度比单向授时和双向授时高。时钟同步的方法还包括频率同步的方法，例如，利用电缆或光缆直接传递10MHz、5MHz等标准频率(但是此方法的限制因素较多)、通过测量得到主从时钟的时间差并通过锁定主从时钟的时间差实现频率锁定、或者间接计算频率偏差从而完成频率修正等。然而，上述所有的时钟同步的方法中，时间精度的修正幅度有限，服务器与客户端之间存在硬件、软件以及网络链路等因素的差异，因此，每一种因素的变化都会对网络中的各个设备的时间修正造成影响。
本公开至少一实施例提供一种电子设备、时间同步系统和时间同步方法。该电子设备可以通过信号生成电路合成频率足够大的输出信号，输出信号的频率粒度较高，从而使该电子设备获得更精准的同步时钟，该电子设备在网络系统中的工作协调性和一致性更好。
下面结合附图对本公开的实施例进行详细说明，但是本公开并不限于这些具体的实施例。
图2为本公开一实施例提供的一种电子设备的示意性框图；图3为本公开一实施例提供的一种信号生成电路的示意性框图；图4为本公开一实施例提供的一种信号生成电路的另一示意性框图。
例如，如图2所示，本公开实施例提供的电子设备50包括信号生成电路100和时间调节电路150。如图3所示，信号生成电路100包括控制电路11和信号调节电路12。控制电路11被配置为生成频率控制字。信号调节电路12被配置为接收具有初始频率的输入信号和频率控制字，并根据频率控制字和输入信号生成并输出具有目标频率的输出信号。例如，时间调节电路150被配置为基于具有目标频率的输出信号调节该电子设备的时钟信号，以得到同步时钟信号。
例如，如图2所示，电子设备50还可以包括频率源200。频率源200被配置为提供具有初始频率的输入信号，并将该输入信号传输到信号生成电路100中。例如，初始频率可以表示频率源200实际生成并输出的信号的频率。目标频率表示用户期望得到的信号的频率。例如，目标频率表示信号生成电路100输出的信号能够达到的频率。例如，目标频率大于初始频率。目标频率与需要进行时钟同步的终端设备的时间同步精度相关。
例如，网络时钟同步系统包括第一终端设备和第二终端设备，且第一终端设备和第二终端设备需要进行时间同步。若第一终端设备的本地时钟信号的频率为f，那么，该第一终端设备可以调节的频率准确度为1/f。第一终端设备和第二终端设备之间的需要修正的时间误差是t，如果t>1/f，那么，第一终端设备可以较好地修正其与第二终端设备之间的时间误差，以较好地实现第一终端设备和第二终端设备之间的时间同步。修正的时间误差为t0＝N0/f，其中，N0为整数，N0可以表示最接近于t除以1/f的结果(即t×f)的整数，第一终端设备的同步时间修正能力可以表示为：δ＝t-t0＝t-N0/f，δ可以表示即修正第一终端设备的时间后第一终端设备和第二终端设备之间的时间误差。f越大，则N0与t×f越接近，则时间误差δ越小。但是，如果要修正的时间误差t<1/f，那么，通过该第一终端设备则很难完成时间误差的修正，或者，对第一终端设备的时间修正后得到的修正时间与第二终端设备的时间仍然存在较大的误差。综上所述，当终端设备需要修正的时间误差为t时，则目标频率fTAF-DPS的范围可以为：fTAF-DPS>1/t。
例如，频率源200可以包括自激振荡源和合成频率源。自激振荡源包括晶体振荡器、腔体振荡器以及压控振荡器等。合成频率源包括直接模拟式频率源、直接数字式频率源、间接模拟式频率源和间接数字式频率源。
例如，频率源200可以包括普通晶体振荡器(Crystal Oscillator，XO)、温补晶体振荡器(Temperature Compensated Crystal Oscillator，TCXO)和恒温晶体振荡器(OvenControlled Crystal Oscillator，OCXO)等晶振源。
例如，时钟同步技术可以包括同步时间检测、远程时钟预估和本地时钟校准。电子设备的同步时间精度的公式可以表示为：
π＝C1·ε+C2·G1+C3·G2+C4·u+C5·Gs
其中，π表示同步时间精度，ε表示读取远程时钟时的传输延迟不确定度，G1表示时钟漂移(即晶振源的频率漂移)，G2表示读取时钟粒度，u表示调整粒度比率，Gs表示时钟设置粒度。C1、C2、C3、C4和C5表示权重因子。G2、u和Gs都直接或间接与频率源生成的输入信号的初始频率fc相关。由于电子设备的时钟的计数器随输入信号的初始频率fc的步长(1/fc)增长，因此，fc越高，则同步时间精度π越高(π越小，则表示同步时间精度越高)。
例如，从上述同步时间精度的公式可知，晶振源的频率漂移对同步时间精度有影响，而晶振源的频率漂移通常有工作的环境温度和器件老化所引起。因此，需要补偿由于晶振源的频率漂移对输出信号的目标频率的影响，从而提高同步时间精度。频率控制字可以用于控制输出信号的目标频率，由此，可以根据晶振源的频率漂移改变频率控制字，从而实现对输出信号的目标频率的补偿。
例如，控制电路11被配置为获取晶振漂移的影响参数，并根据影响参数生成频率控制字。也就是说，频率控制字可以根据晶振漂移的影响参数而变化。当晶振漂移的影响参数产生变化，则频率控制字产生相应的变化。
例如，输入信号和输出信号均为脉冲信号。
例如，频率控制字用于控制输出信号的目标频率。信号调节电路12可以根据该频率控制字和输入信号的初始频率来生成输出信号，且使得生成的输出信号的频率为目标频率，从而满足不同设备的时间同步的精度需求。例如，对于相同的初始频率，频率控制字产生变化，则目标频率也产生相应的变化，从而具有相同初始频率的输入信号可以转换为具有不同目标频率的输出信号，以满足不同电子设备的需求。
例如，如图3所示，信号生成电路100还包括参数获取电路13。参数获取电路13被配置为检测晶振漂移的影响参数，从而补偿由于晶振漂移的影响参数对输出信号的目标频率的影响。
例如，由于晶振漂移的影响参数，频率源生成的输入信号的初始频率在不同的条件下不相同。例如，影响晶振漂移的因素可以包括环境温度和频率源老化等。例如，在一些示例中，由于环境温度的影响，初始频率的频率误差可以达到±10ppm。由于频率源老化的影响，频率源生成的输入信号的初始频率的频率误差随时间递增且逐渐累加。在本公开的实施例中，通过检测晶振漂移的影响参数，并根据该晶振漂移的影响参数生成频率控制字，然后信号调节电路12可以根据频率控制字生成补偿后的输出信号。也就是说，该输出信号的目标频率更加接近甚至等于用户预设的频率，从而实现补偿由于晶振漂移的影响参数造成的输出信号的目标频率的误差。由此，本公开实施例提供的信号生成电路100可以在不改变频率源的物理结构的基础上实现对输出信号的频率补偿，校正输出信号的频率误差，提高网络系统中各个设备的时间同步的准确性。
需要说明的是，由于制造误差的影响，频率源生成的输入信号的初始频率可能具有一个固定不变的制造误差，从而影响输出信号的目标频率。由此，影响晶振漂移的因素还可以包括制造误差等，本公开对此不作限制。
例如，在一些示例中，如图4所示，晶振漂移的影响参数包括温度参数T0。参数获取电路13包括温度检测子电路131。温度检测子电路131被配置为检测温度参数T0，以补偿由于环境温度而造成输出信号的目标频率的误差。
例如，温度检测子电路131可以包括温度检测器和第一计数器。温度检测器被配置为检测环境温度，温度参数T0可以包括环境温度。第一计数器被配置为根据环境温度和参考温度记录频率变化量。
例如，温度参数与频率变化量的关系为非线性，但不限于此，特殊的温度传感器也可以输出温度参数与频率变化量的线性比例关系。例如，在本公开中，温度参数与频率变化量的关系式可以表示为：
Δf＝r·ΔTn+p·ΔTn-1+...+d·ΔT+g
其中，Δf表示频率变化量，r、p、d和g均为常数，ΔT表示环境温度和参考温度的差值，ΔT＝T1-T2，T1表示环境温度，T2表示参考温度，n为正整数。例如，参考温度可以为25℃，即T2＝25。但不限于此，参考温度也可以为其他值，本公开对此不作限制。
例如，温度系数r、p、d和g的值可以根据实际情况具体设置。上述关系式中的温度系数的数量与n相关。若温度参数与频率变化量之间的关系为二阶非线性关系，则n为2，此时，温度参数与频率变化量的关系式可以表示为：
Δf＝r·ΔT2+p·ΔT1+g
从而，上述关系式中仅包括三个温度系数，即r、p和g。而当n为其他值时，上述关系式中的温度系数的数量也会相应变化。
例如，频率变化量表示信号调节电路12生成的输出信号的目标频率的变化量，也就是说，频率变化量可以表示为：
Δf＝f1-f2＝r·ΔTn+p·ΔTn-1+...+d·ΔT+g
其中，f1表示在当前环境温度下输出信号的目标频率，f2表示在参考温度下输出信号的目标频率。
例如，频率控制字与频率变化量的关系式可以表示为：
Figure BDA0001691637350000091
其中，FN表示频率控制字，FTO表示与参考温度对应的参考频率控制字(即在参考温度下的频率控制字)，fΔ表示基准时间单位的频率。参考频率控制字FTO可以预先检测并存储在电子设备的存储器中。
例如，在本公开实施例提供的信号生成电路中，可以通过温度检测器检测环境温度，并向控制电路11实时反馈温度参数，控制电路11可以根据温度参数实时调节频率控制字，从而实时补偿由于温度造成的输出信号的目标频率的频率误差。
例如，在另一些示例中，如图4所示，晶振漂移的影响参数包括老化参数A0。参数获取电路13可以包括老化读取子电路132。老化读取子电路132被配置为读取晶振源的老化参数A0，以补偿由于频率源老化而造成输出信号的目标频率的误差。
例如，老化读取子电路132可以包括老化读取元件和第二计数器。老化读取元件被配置为读取晶振源的老化速率，以及读取与晶振源的老化速率相对应的参考时间，老化参数包括老化速率和参考时间。第二计数器被配置为记录参考时间的数量。
需要说明的是，老化速率由晶振源本身的性质决定，在使用该晶振源的过程中，老化速率可以被认为是一个固定不变的值。老化速率可以由生产该晶振源的厂家提供，该老化速率可以存储在电子设备的存储器中，当需要使用老化速率这一参数时，由老化读取元件直接从电子设备的存储器中读取。
例如，晶振源的老化速率可以用ppm(parts per million,百万分之一)或者ppb(parts per billion,十亿分之一)表示，例如，若晶振源的老化速率为±5ppm/year，则表示一年内晶振源生成的信号的频率的误差值在±5ppm以内；若晶振源的老化速率为±1ppm/mouth，则表示一个月内晶振源生成的信号的频率的误差值在±1ppm以内。
例如，参考时间与老化速率相关，如果晶振源的老化速率的单位时间是年，例如，晶振源的老化速率为±5ppm/year，则参考时间为一年；而如果晶振源的老化速率的单位时间是月，例如，晶振源的老化速率为±1ppm/month，则参考时间为一月。
例如，频率控制字与老化参数的关系式可以表示为：
FN＝FAO·(1+γ) (2)
其中，FN表示频率控制字，FAO表示参考频率控制字，γ表示老化参数的乘积，其中，γ＝ν·t，ν表示老化速率，t表示参考时间，且t为自然数，即0，1，2……。参考频率控制字FAO可以表示初次使用频率源时所对应的频率控制字，参考频率控制字FAO可以预先检测并存储在电子设备的存储器中。
例如，若老化速率的单位时间是年，即若参考时间为一年时，则当频率源200投入使用的时间小于一年，t均为0；当频率源200投入使用的时间大于一年且小于两年时，t则为1，依次类推。
例如，在本公开实施例提供的信号生成电路中，老化读取子电路132可以每间隔预定时间向控制电路11传输老化参数A0，从而对频率控制字进行老化校正。预定时间可以为10天、一个月、一年等。例如，预定时间可以与参考时间相同。例如，若参考时间为一年，则预定时间也可以为一年，即每间隔一年对频率控制字进行一次老化校正。
值得注意的是，在一些实施例中，参数获取电路13可以同时包括温度检测子电路131和老化读取子电路132，从而同时补偿环境温度和频率源老化对输出信号的影响。
例如，如图4所示，控制电路11可以包括计算子电路111和输出子电路112。计算子电路111被配置为从参数获取电路13处获取晶振漂移的影响参数(例如，影响参数包括老化参数A0和温度参数T0等)，并根据晶振漂移的影响参数生成频率控制字F。输出子电路112被配置为将频率控制字F输出至信号调节电路12。
例如，计算子电路111可以根据上述的公式(1)和/或公式(2)计算得到频率控制字。
例如，输出子电路112可以在时钟信号的控制下，将计算子电路111计算的频率控制字F输出至信号调节电路12。
例如，控制电路11可以利用硬件电路实现。例如，计算子电路111和输出子电路112可以利用硬件电路实现。计算子电路111例如可以采用晶体管、电阻、电容和放大器等元件构成。输出子电路112例如可以采用触发器等元件构成。当然，控制电路11的功能也可以通过软件实现。例如，计算子电路111和输出子电路112的功能也可以通过软件实现。例如，可以通过处理器执行存储器中存储的指令和数据以实现计算子电路111和输出子电路112的功能。
例如，如图4所示，信号调节电路12可以包括基准时间单位生成子电路121和频率调节子电路122。基准时间单位生成子电路121被配置为接收具有初始频率fc的输入信号，并根据初始频率生成并输出基准时间单位Δ。频率调节子电路122被配置为根据频率控制字F和基准时间单位Δ生成并输出具有目标频率fTAF-DPS的输出信号。
图5A示出了本公开一实施例提供一种基准时间单位生成子电路的示意性结构图；图5B示出了本公开一实施例提供另一种基准时间单位生成子电路的示意性结构图；图6示出了本公开一实施例提供的一种K个相位均匀间隔的基准输出信号的示意图。
例如，基准时间单位生成子电路121被配置为根据初始频率生成并输出K个相位均匀间隔的基准输出信号以及基准时间单位。基准时间单位生成子电路121可以包括锁相环(phase locked loop,PLL)或延迟锁相环(delay locked loop,DLL)。
例如，在一些示例中，基准时间单位生成子电路121可以包括PLL。如图5A所示，基准时间单位生成子电路121可以包括压控振荡器(VCO)1211、第一锁相环回路电路1212和K个输出端1213。压控振荡器1211被配置为以预定振荡频率振荡；第一锁相环回路电路1212被配置为将压控振荡器1211的输出频率锁定为基准输出频率；K个输出端1213被配置为输出K个相位均匀间隔的输出信号，K为大于1的正整数，例如，K＝16、32、128或其他数值。
例如，基准时间单位可以表示为△，基准输出频率可以表示为fd。如图6所示，基准时间单位△是K个输出端1213输出的任意两个相邻的输出信号之间的时间跨度(timespan)。基准时间单位△通常由多级压控振荡器1211生成。压控振荡器1211生成的信号的频率fvco可以通过第一锁相环回路电路1212锁定到已知的基准输出频率fd，即fd＝fvco。
例如，基准时间单位△可以使用以下公式计算：
Δ＝Td/K＝1/(K·fd) (3)
其中，Td表示多级压控振荡器1211生成的信号的周期。fΔ表示基准时间单位的频率，即fΔ＝1/Δ＝K·fd。
例如，第一锁相环回路电路1212包括相位检测器(PFD)、环路滤波器(LPF)和分频器(N)。例如，在本公开实施例中，首先，具有初始频率的输入信号可以被输入到相位检测器，然后进入环路滤波器，接着进入压控振荡器，最后压控振荡器生成的具有预定振荡频率fvco的信号可以通过分频器进行分频以得到分频信号的分频频率fvco/N，分频频率fvco/N反馈到相位检测器，相位检测器用于比较输入信号的初始频率fc与分频频率fvco/N，当初始频率fc与分频频率fvco/N的频率和相位相等时，两者之间的误差为零，此时，PLL处于锁定状态。
需要说明的是，环路滤波器可以为低通滤波器。分频器的分频系数为N，N为实数，且N大于或等于1。
例如，基准输出频率fd与初始频率fc相关。例如，压控振荡器1211生成的信号的频率fvco与初始频率fc之间的关系可以表示为：fvco＝N×fc，由于fd＝fvco，从而基准时间单位△可以表示为：Δ＝Td/K＝1/(K·fd)＝1/(K·N·fc)。若分频系数N为1，则fvco＝fc，同时由于fd＝fvco，从而基准输出频率fd可以与初始频率fc相等，也就是说，fd＝fc。
例如，在另一些示例中，基准时间单位生成子电路121可以包括DLL。DLL可以通过CMOS技术实现，从而DLL容易被集成到任意的芯片和电路中，降低信号生成电路的成本，提高效率。例如，如图5B所示，基准时间单位生成子电路121包括压控延迟器1214、第二锁相环回路电路1215和K个输出端1213。压控延迟器1214可以包括一个或者多个级联的延时单元，且被配置为根据输入信号和第二锁相环回路电路1215的输出信号产生延时信号；第二锁相环回路电路1215被配置为根据输入信号和延时信号将压控延迟器1214的输出频率锁定为基准输出频率；K个输出端1213被配置为输出K个相位均匀间隔的输出信号，K为大于1的正整数。
例如，如图5B所示，第二锁相环回路电路1215可以包括相位检测器(PFD)、电荷泵(未示出)和环路滤波器(LPF)等。相位检测器用于检测输入信号的初始频率fc和反馈的延时信号的频率fdb之间的相位差，并将该相位差输出至电荷泵；电荷泵用于根据该相位差输出与相位差成正比的电压信号，并将电压信号输出至环路滤波器；环路滤波器用于滤除该电压信号的高次谐波，从而得到控制压控延迟器1214的控制电压Vcom。
例如，延时单元可以包括二选一多路复用门电路(MUX2_1)等。延时单元的延迟时间可以随控制电压Vcom而变化，例如，延时单元的控制电压为Vcom，延迟时间为Tvcol，Vcom与Tvcol成正比。
例如，基准输出频率表示为fd，基准时间单位表示为△。基准时间单位△是K个输出端输出的任意两个相邻的输出信号之间的时间跨度，△＝1/(K·fd)。基准输出频率fd与初始频率fc相等，从而△＝1/(K·fc)。
例如，频率源200生成的输入信号的初始频率为fc，若基准输出频率fd与初始频率fc相等，即fd＝fc。则输入信号的时间粒度为1/fd，当利用信号生成电路100对频率源输出的输入信号的初始频率fc进行调节后，可以得到具有目标频率fTAF-DPS的输出信号，且输出信号的时间粒度为△，即1/(K·fd)，K为大于1的正整数，输出信号的时间粒度1/(K·fd)小于输入信号的时间粒度1/fd，从而包括该信号生成电路的电子设备的时间同步的精度更高，工作协调性更好。例如，在一个示例中，频率源200生成的输入信号的初始频率为fc＝20MHz，则输入信号的时间粒度是50ns，频率粒度是5×10-8。当信号生成电路对该输入信号进行处理后，得到输出信号，输出信号的时间粒度为△，频率粒度为1/(K·fc)。△可以非常小，例如，当K为1024时，△可以为48.8ps，由此，输出信号的时间粒度为48.8ps，输出信号的频率粒度为4.9×10-11，由此，相较于输入信号，输出信号的时间粒度和频率粒度均提升了K(即1024)倍。
输入信号和输出信号的时间粒度和频率粒度之间的对应关系可以如下面的表格1所示。
表格1
Figure BDA0001691637350000141
通过上述表格1可知，本公开的信号生成电路对输入信号进行调节后，可以得到输出信号，由于输出信号的目标频率大于输入信号的初始频率，从而输出信号的时间粒度和频率粒度均得到提高。
值得注意的是，图5A和图5B所示的电路结构仅是基准时间单位生成子电路121的一种示例性的实现方式。基准时间单位生成子电路121的具体结构并不限于此，其还可以由其他电路结构构建而成，本公开在此不作限制。
图7示出了本公开一实施例提供的一种频率调节子电路的示意性框图；图8示出了本公开一实施例提供的一种频率调节子电路的工作原理示意图。
例如，如图7所示，频率调节子电路122包括第一输入模块1221、第二输入模块1222和输出模块1223。第一输入模块1221被配置为接收来自基准时间单位生成子电路121的K个相位均匀间隔的基准输出信号和基准时间单位。第二输入模块1222被配置为接收来自控制电路11的频率控制字。输出模块1223被配置为生成并输出与频率控制字和基准时间单位相匹配的具有目标频率的输出信号。
例如，频率调节子电路122可以包括时间平均频率直接周期合成器(TAF-DPS合成器)。时间平均频率直接周期合成(Time-Average-Frequency Direct Period Synthesis，TAF-DPS)技术是一种新兴的频率合成技术，其可以生成任何频率的脉冲信号。也就是说，TAF-DPS合成器能够实现小频率粒度的精细频率调整。此外，因为每个单个脉冲是直接构建的，所以TAF-DPS合成器的输出频率可以瞬间改变，也即具有频率切换的迅速性。实验证明，TAF-DPS合成器的频率粒度可以达到几个ppb(parts per billion)。能够生成任何频率和能够迅速进行频率切换是TAF-DPS合成器相比于常规频率源的主要优点。TAF-DPS合成器可以作为本公开实施例中的频率调节子电路122的一种具体实现方式。
由此，本公开实施例提供的信号生成电路的优点包括，但不限于：
(1)低成本和实现的灵活性。基于TAF-DPS的频率补偿器可以完全使用数字化设计，通过HDL编码烧制到可编程的逻辑器件中(例如，FPGA)，频率补偿器的参数也可以方便地随时重新设置。因此，无需使用特制的专用电路，使用一般的FPGA或其他可编程器件即可实现频率补偿器的功能。当然，也可以采用ASIC来实现频率补偿器的功能。
(2)高精度。TAF-DPS输出的脉冲信号的频率/周期可以精确地被控制，其频率分辨率可以到达十亿分率，从而可以有效提高时间的同步精度。
例如，TAF-DPS合成器可以使用可编程逻辑器件(例如，ASIC或FPGA)来实现。或者，TAF-DPS合成器可以使用传统的模拟电路器件来实现。本公开在此不作限定。
下面，将参考图8描述基于TAF-DPS合成器的频率调节子电路的工作原理。
例如，如图8所示，基于TAF-DPS合成器510的频率调节子电路122具有两个输入：基准时间单位520和频率控制字530。频率控制字530表示为F，F＝I+r，且I是大于1的整数，r是分数。
例如，TAF-DPS合成器510具有一个输出CLK 550。该CLK 550是合成的时间平均频率时钟信号。在本公开的实施例中，CLK 550即为具有目标频率的输出信号。根据基准时间单位520，TAF-DPS合成器510可以产生两种类型的周期，即第一周期TA＝I·Δ和第二周期TB＝(I+1)·Δ。输出CLK 550是时钟脉冲串540，且该时钟脉冲串540由第一周期TA541和第二周期TB542以交织的方式构成。分数r用于控制第二周期TB的出现概率，因此，r也可以确定第一周期TA的出现概率。
例如，如图8所示，输出信号CLK 550的周期TTAF-DPS可以用下面的公式表示：
TTAF-DPS＝(1-r)·TA+r·TB
＝TA+r·(TB-TA)＝TA+r·△＝I·△+r·△＝(I+r)·△
因此，当频率控制字530为F＝I+r时，可以得到：
TTAF-DPS＝F·△ (4)
由上面的公式(4)可知，TAF-DPS合成器510输出的输出信号CLK的周期TTAF-DPS与频率控制字530呈线性比例。当频率控制字530发生变化时，TAF-DPS合成器510输出的输出信号的周期TTAF-DPS也将以相同的形式发生变化。
此外，因为周期T与频率f成反比，所以当满足预定条件下，例如，当频率控制字530的变化量非常小时(小于预定阈值时)，输出信号的目标频率也可以近似地以线性方式跟随频率控制字(F)的波形变化。控制电路11可以根据晶振漂移的影响参数生成频率控制字，然后TAF-DPS合成器510根据该频率控制字生成具有目标频率的输出信号，该目标频率与频率控制字相对应，通过调节频率控制字即可调节目标频率，当基于温度参数和老化参数对频率控制字进行补偿后，相应地，目标频率也得到补偿。
例如，基于上述公式(3)和公式(4)，目标频率表示为：
fTAF-DPS＝1/TTAF-DPS＝1/(F·△)＝(K·fd)/F
其中，fTAF-DPS表示目标频率，F表示频率控制字。
图9A为本公开一实施例提供的一种频率调节子电路的结构示意图；图9B为本公开一实施例提供的另一种频率调节子电路的结构示意图。
下面，将参考图9A和9B描述TAF-DPS合成器的电路结构。
例如，如图9A所示，在一个实施例中，第一输入模块1221包括K→1多路复用器711。K→1多路复用器711具有用于接收K个相位均匀间隔的基准输出信号的多个输入端、控制输入端和输出端。
例如，输出模块1223包括触发电路730。触发电路730用于生成脉冲串。脉冲串例如由第一周期TA的脉冲信号和第二周期TB的脉冲信号以交织方式构成。触发电路730包括D触发器、反相器和输出端。D触发器包括数据输入端、用于接收来自K→1多路复用器711的输出端的输出的时钟输入端和用于输出第一时钟信号CLK1的输出端。反相器包括用于接收第一时钟信号CLK1的反相器输入端和用于输出第二时钟信号CLK2的反相器输出端。触发电路730的输出端用于输出第一时钟信号CLK1作为具有目标频率的输出信号Sout。
例如，第一时钟信号CLK1包括脉冲串。第二时钟信号CLK2连接到D触发器的数据输入端。
例如，第二输入模块1222包括逻辑控制电路740。逻辑控制电路740包括用于接收控制电路11输出的频率控制字F的输入端、用于接收第一时钟信号CLK1的时钟输入端和连接到第一输入模块1221的K→1多路复用器的控制输入端的输出端。
例如，如图9B所示，在另一个实施例中，第一输入模块1221包括第一K→1多路复用器721、第二K→1多路复用器723和2→1多路复用器725。第一K→1多路复用器721和第二K→1多路复用器723分别包括用于接收K个相位均匀间隔的信号的多个输入端、控制输入端和输出端。2→1多路复用器725包括控制输入端、输出端、用于接收第一K→1多路复用器721的输出的第一输入端和用于接收第二K→1多路复用器723的输出的第二输入端。
例如，如图9B所示，输出模块1223包括触发电路。触发电路用于生成脉冲串。触发电路包括D触发器761、反相器763和输出端762。D触发器761包括数据输入端、用于接收来自2→1多路复用器725的输出端的输出的时钟输入端和用于输出第一时钟信号CLK1的输出端。反相器763包括用于接收第一时钟信号CLK1的输入端和用于输出第二时钟信号CLK2的输出端。触发电路的输出端762用于输出第一时钟信号CLK1作为具有目标频率的输出信号Sout。
例如，第一时钟信号CLK1连接到2→1多路复用器725的控制输入端，第二时钟信号CLK2连接到D触发器761的数据输入端。
例如，如图9B所示，第二输入模块1222包括第一逻辑控制电路70和第二逻辑控制电路74。第一逻辑控制电路70包括第一加法器701、第一寄存器703和第二寄存器705。第二逻辑控制电路74包括第二加法器741、第三寄存器743和第四寄存器745。
第一加法器701将频率控制字(F)和第一寄存器703存储的最高有效位(mostsignificant bits，例如，5比特)相加，然后在第二时钟信号CLK2的上升沿时将相加结果保存到第一寄存器703中；或者，第一加法器701将频率控制字(F)和第一寄存器703存储的所有信息相加，然后在第二时钟信号CLK2的上升沿时将相加结果保存到第一寄存器703中。在下一个第二时钟信号CLK2的上升沿时，第一寄存器703存储的最高有效位将被存储到第二寄存器705中，并作为第一K→1多路复用器721的选择信号，用于从K个多相位输入信号中选择一个信号作为第一K→1多路复用器721的第一输出信号。
第二加法器741将频率控制字(F)和第一寄存器703存储的最高有效位相加，然后在第二时钟信号CLK2的上升沿时将相加结果保存到第三寄存器743中。在下一个第一时钟信号CLK1的上升沿时，第三寄存器743存储的信息将被存储到第四寄存器745中，并作为第二K→1多路复用器723的选择信号，用于从K个多相位输入信号中选择一个信号作为第二K→1多路复用器723的第二输出信号。
2→1多路复用器725在第一时钟信号CLK1的上升沿时，选择来自第一K→1多路复用器721的第一输出信号和来自第二K→1多路复用器723的第二输出信号中的一个作为2→1多路复用器725的输出信号，以作为D触发器761的输入时钟信号。
例如，图9A和图9B所示的TAF-DPS合成器输出的输出信号Sout的周期(TTAF-DPS)可以由上面的公式(4)计算得到。例如，频率控制字以F＝I+r的形式设置，其中，I是在[2，2K]的范围内的整数，r是在[0,1)的范围内的小数。
另外，关于TAF-DPS的工作原理，可以参考文献L.XIU,“Nanometer FrequencySynthesis beyond the Phase-Locked Loop”,Piscataway,NJ 08854,USA,John WileyIEEE-press,2012和L.XIU,“From Frequency to Time-Average-Frequency:a ParadigmShift in the Design of Electronic System”,Piscataway,NJ 08854,USA,John WileyIEEE-press,2015。在此通过引用并入其全部内容作为参考。
图10示出了本公开一实施例提供的一种时间同步系统的示意性框图；图11示出了本公开一实施例提供的一种时间同步系统的基于网络时间同步协议NTP进行时间同步的示意图。
例如，本公开实施例提供的时间同步系统60可以包括多个电子设备。多个电子设备中的至少一个为根据上述任一项所述的电子设备。电子设备的信号生成电路可以生成具有目标频率的输出信号；电子设备的时间调节电路可以基于具有目标频率的输出信号对该电子设备的时钟信号进行同步调节操作，从而使电子设备的网络时间同步的精度更高。
例如，时间同步系统60中的每个电子设备都可以为根据上述任一实施例所述的电子设置，从而时间同步系统60中的每个电子设备都可以基于具有目标频率的输出信号调节其时钟信号，以使时间同步系统60中的多个电子设备达到时间同步。由于输出信号的目标频率大于原始频率源输出的输入信号的初始频率，由此，时间同步系统60中的多个电子设备的时间同步精度高，各个电子设备工作的一致性、协调性更好。
例如，如图10所示，在一些示例中，时间同步系统60包括两个电子设备，且分别为第一电子设备61和第二电子设备62。第一电子设备61可以位于客户端，第二电子设备62可以位于服务器端。如图11所示，第一电子设备61被配置在第一时间戳发送第一网络报文至第二电子设备62。第一网络报文附带有该第一电子设备61在第一时间戳的时间信息。在第一时间戳，第一电子设备61上是时间为T1，从而第一网络报文包括该时间T1，第二电子设备62上的时间为T1+d1，d1为第一电子设备61和第二电子设备62之间的同步时间误差，由于第一电子设备61和第二电子设备62之间的位置差异，第二电子设备62在第二时间戳接收第一网络报文。在第二时间戳，第二电子设备62上的时间为T2，此时，第一电子设备61上是时间为T2-d1。经过第二电子设备62的内部系统的时间延迟，第二电子设备62在第三时间戳输出第二网络报文至第一电子设备61。第二网络报文附带有该第二电子设备62在第二时间戳的时间信息、第二电子设备62在第三时间戳的时间信号和第一网络报文所包括的第一电子设备61在第一时间戳的时间信息。在第三时间戳，第二电子设备62上是时间为T3，第一电子设备61上的时间为T3-d1。由此，第二网络报文包括时间T1、时间T2和时间T3。第一电子设备61在第四时间戳接受第二网络报文。在第四时间戳，第一电子设备61上是时间为T4，第二电子设备62上的时间为T4+d1。然后，第一电子设备61可以并根据时间T1、T2、T3和T4计算得到第一电子设备61和第二电子设备62之间的时间偏差，从而调节第一电子设备61的时钟信号，以得到第一电子设备61的同步时钟信号。该第一电子设备61的同步时钟信号表示其与第二电子设备62同步的时钟信号，即该同步时钟信号与第二电子设备62的时钟信号同步。
例如，第一电子设备61的同步时钟信号的精度与第一电子设备61的信号生成电路输出的输出信号的目标频率的值正相关，当目标频率越高，则第一电子设备61的同步时钟信号的精度越高。例如，若目标频率为100HZ时，第一电子设备61的同步时钟信号的时间粒度(即同步精度)可以为0.01s。
例如，d2可以表示网络报文在第一电子设备61和第二电子设备62之间传输所消耗的单向平均延迟时间，d2可以表示为：
Figure BDA0001691637350000191
例如，如图11所示，d21(下面表示为第一传输延迟时间)可以表示第一网络报文从第一电子设备61传输至第二电子设备62的过程中的传输延迟时间，d22(下面表示为第二传输延迟时间)可以表示第二网络报文从第二电子设备62传输至第一电子设备61的过程中的传输延迟时间，则
d21+d22＝2·d2
同步时间误差d1可以表示为：
Figure BDA0001691637350000201
当第一传输延迟时间d21和第二传输延迟时间d22相同时，即d21＝d22＝d2，则同步时间误差d1可以表示为：
Figure BDA0001691637350000202
也就是说，第一电子设备61的时间与第二电子设备62的时间相差[(T2-T1)+(T3-T4)]/2。例如，在一个示例中，时间T1为10:00:00，时间T2为11:00:01，时间T3为11:00:02，时间T4为10:00:03，则单向传输网络报文的时间d2＝(3-1)/2＝1秒，即单向传输延迟为1秒，同步时间误差d1＝(1:00:01+00:59:59)/2＝1小时，即需要修正的时间误差为1小时。
需要说明的是，第一传输延迟时间d21和第二传输延迟时间d22也可能不相同，即d21与d22不相等。网络时间同步NTP协议可以包括客户端/服务端模式、对等体模式、广播模式、组播模式等，在不同工作模式下，电子设备的时间同步方式不相同，本公开对此不作限制。例如，在上述示例中，时间T3是11:00:02，如果需要强制将第一电子设备61的时间更新为第二电子设备62时间，则可以直接将第一电子设备61的时间T4更新为T3+d2(1s)即可，也就是说，在第四时间戳，第一电子设备61的时钟信号为11:00:03，第二电子设备62的时钟信号为11:00:03，也就是说，第一电子设备61的时钟信号与第二电子设备62的时钟信号同步。
例如，第一电子设备61需要调节其时钟信号，以与第二电子设备62达到时间同步。第一电子设备61需要调节的时间误差为d1＝[(T2-T1)+(T3-T4)]/2。由此，当第一电子设备61中的信号生成电路生成的输出信号的目标频率fTAF-DPS满足关系式：d1>1/fTAF-DPS，第一电子设备61则可以较好地修正该时间误差，从而第一电子设备61可以较好地实现与第二电子设备62之间的时间同步。
例如，在一个示例中，若d1为0.07s，当第一电子设备61中的信号生成电路生成的输出信号的目标频率fTAF-DPS为100Hz时，则第一电子设备61的输出信号的时间粒度为0.01s，且由于d1>1/fTAF-DPS，由此第一电子设备61可以修正其与第二电子设备62之间的时间误差，且修正的时间为0.07s，从而第一电子设备61和第二电子设备62的时间完全同步；而当目标频率fTAF-DPS为200Hz时，虽然d1>1/fTAF-DPS，但第一电子设备61的输出信号的时间粒度为0.02s，第一电子设备61无法完全修正其与第二电子设备62之间的时间误差，第一电子设备61可以修正的时间为0.06s，此时，第一电子设备61与第二电子设备62之间的修正后的时间误差为0.01s。若第一电子设备61与第二电子设备62之间的时间误差阈值为0.02s，修正后的时间误差小于时间误差阈值，则修正后的第一电子设备61的时钟信号满足时间同步系统的时间同步需求。
图12示出了本公开一实施例提供的一种时间同步方法的示意性流程图。本公开实施例提供的时间同步方法可以应用于本公开任一实施例所述的时间同步系统中。
例如，如图12所示，时间同步方法可以包括以下步骤：
S11：生成频率控制字；
S12：根据频率控制字和输入信号，生成并输出具有目标频率的输出信号；
S13：基于具有目标频率的输出信号对电子设备的时钟信号进行同步调节。
本公开实施例提供的时间同步方法可以合成目标频率足够大的输出信号，即输出信号的频率粒度较高，从而使各个电子设备获得更精准的同步时钟，各个电子设备在网络系统中的工作协调性和一致性更好。
例如，步骤S11可以包括：通过参数获取电路检测晶振漂移的影响参数；根据晶振漂移的影响参数生成频率控制字；输出频率控制字至信号调节电路。
例如，步骤S12可以包括：接收具有初始频率的输入信号，基于具有初始频率的输入信号，生成并输出基准时间单位；根据频率控制字和基准时间单位生成并输出具有目标频率的输出信号。
例如，具有目标频率的输出信号可以由TAF-DPS合成器生成。
需要说明的是，步骤S11和步骤S12可以由本公开任一实施例所述的电子设备中的信号生成电路来实现，步骤S13可以由本公开任一实施例所述的电子设备中的时间调节电路来实现，在此不再赘述类似的操作或步骤。
例如，在步骤S13中，对电子设备的时钟信号进行同步调节后，可以得到电子设备与时间同步系统中的其余的电子设备的同步时钟信号，且同步时钟信号的精度与电子设备生成的输出信号的目标频率的值正相关。
例如，在一些示例中，时间同步系统可以包括第一电子设备和第二电子设备。时间同步方法可以包括以下步骤：
S21：在第一时间戳，第一电子设备向第二电子设备发送第一网络报文，此时，第一电子设备上的时间为T1，所述第一网络报文包括时间T1；
S22：在第二时间戳，第二电子设备接收第一网络报文，此时，第二电子设备上的时间为T2；
S23：在第三时间戳，第二电子设备向第一电子设备发送第二网络报文，此时，第二电子设备上的时间为T3，所述第二网络报文包括时间T1、时间T2和时间T3；
S24：在第四时间戳，第一电子设备接收第二网络报文，此时，第一电子设备上的时间为T4；
S25：根据时间T1、T2、T3和T4，计算第一电子设备与第二电子设备的同步时间误差；
S26：基于第一电子设备生成的具有目标频率的输出信号对第一电子设备的时钟信号进行同步调节操作，以消除同步时间误差。
例如，在步骤S26中，若第一电子设备生成的输出信号的目标频率为f，而第一电子设备与第二电子设备之间的同步时间误差为ΔT，且ΔT>1/f，则第一电子设备可以较好地修正该同步时间误差，以使第一电子设备与第二电子设备的时间达到同步。
例如，步骤S26可以包括步骤S11-S13。
值得注意的是，图12所示的时间同步方法可以由本公开任一实施例所述的时间同步系统来实现，在此不再赘述类似的操作或步骤。
对于本公开，还有以下几点需要说明：
(1)本公开实施例附图只涉及到与本公开实施例涉及到的结构，其他结构可参考通常设计。
(2)在不冲突的情况下，本公开的实施例及实施例中的特征可以相互组合以得到新的实施例。
以上所述仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (13)

1.一种电子设备，包括：信号生成电路和时间调节电路，
其中，所述信号生成电路包括：
控制电路，被配置为生成频率控制字；以及
信号调节电路，被配置为接收具有初始频率的输入信号和所述频率控制字，并根据所述频率控制字和所述输入信号生成并输出具有目标频率的输出信号；
所述时间调节电路被配置为基于具有所述目标频率的输出信号对所述电子设备的时钟信号进行同步调节操作，
所述控制电路被配置为获取晶振漂移的影响参数，并根据所述影响参数生成所述频率控制字，
所述信号生成电路还包括参数获取电路，所述参数获取电路被配置为获取所述影响参数，
所述晶振漂移的影响参数包括温度参数，所述参数获取电路包括温度检测子电路；
所述温度检测子电路被配置为检测所述温度参数，
所述温度检测子电路包括温度检测器和第一计数器，
所述温度检测器被配置为检测环境温度，所述温度参数包括所述环境温度,
所述第一计数器被配置为根据所述环境温度和参考温度记录频率变化量，
所述温度参数与所述频率变化量的关系式表示为：
Figure 904003DEST_PATH_IMAGE002
其中，Δf表示所述频率变化量，r、p、d和g为常数，ΔT表示所述环境温度和所述参考温度的差值，ΔT=T1-T2，T1表示所述环境温度，T2表示所述参考温度；以及
所述频率控制字与所述频率变化量的关系式表示为：
Figure 821144DEST_PATH_IMAGE004
其中，FN表示所述频率控制字，FTO表示与所述参考温度对应的参考频率控制字，fΔ表示基准时间单位的频率。
2.根据权利要求1所述的电子设备，其中，所述晶振漂移的影响参数还包括老化参数，所述参数获取电路包括老化读取子电路；
所述老化读取子电路被配置为读取晶振源的所述老化参数。
3.根据权利要求2所述的电子设备，其中，所述老化读取子电路包括老化读取元件和第二计数器，
所述老化读取元件被配置为读取所述晶振源的老化速率，以及读取与所述老化速率相对应的参考时间，所述老化参数包括所述老化速率和所述参考时间，
所述第二计数器被配置为记录所述参考时间的数量。
4.根据权利要求3所述的电子设备，其中，所述频率控制字与所述老化参数的关系式表示为：
Figure 132039DEST_PATH_IMAGE006
其中，FN表示所述频率控制字，FAO表示参考频率控制字，γ表示所述老化参数的乘积，其中，
Figure DEST_PATH_IMAGE008
，
Figure DEST_PATH_IMAGE010
表示所述老化速率，t表示所述参考时间，且t为自然数。
5.根据权利要求1所述的电子设备，其中，所述信号调节电路包括基准时间单位生成子电路和频率调节子电路，
基准时间单位生成子电路被配置为接收具有所述初始频率的所述输入信号，并根据所述初始频率生成并输出基准时间单位；以及
频率调节子电路被配置为根据所述频率控制字和所述基准时间单位生成并输出具有所述目标频率的所述输出信号。
6.根据权利要求5所述的电子设备，其中，所述基准时间单位生成子电路包括：
压控振荡器，被配置为以预定振荡频率振荡；
第一锁相环回路电路，被配置为将所述压控振荡器的输出频率锁定为基准输出频率；
K个输出端，被配置为输出K个相位均匀间隔的输出信号，其中，K为大于1的正整数，
其中，所述基准输出频率表示为f d，所述基准时间单位是所述K个输出端输出的任意两个相邻的输出信号之间的时间跨度，所述基准时间单位表示为△，并且△=1/(K·f d)。
7.根据权利要求5所述的电子设备，其中，所述基准时间单位生成子电路包括：压控延迟器、第二锁相环回路电路和K个输出端，
所述压控延迟器包括一个或者多个级联的延时单元，且被配置为根据所述输入信号和所述第二锁相环回路电路的输出信号产生延时信号；
所述第二锁相环回路电路被配置为根据所述输入信号和所述延时信号将所述压控延迟器的输出频率锁定为基准输出频率；
所述K个输出端，被配置为输出K个相位均匀间隔的输出信号，其中，K为大于1的正整数，
其中，所述基准输出频率表示为f d，所述基准时间单位是所述K个输出端输出的任意两个相邻的输出信号之间的时间跨度，所述基准时间单位表示为△，并且△=1/(K·f d)。
8.根据权利要求6或7所述的电子设备，其中，所述目标频率表示为：f TAF-DPS =(K·f d)/FN，
其中，f TAF-DPS表示所述目标频率，FN表示所述频率控制字。
9.根据权利要求6或7所述的电子设备，其中，所述频率调节子电路包括时间平均频率直接周期合成器。
10.根据权利要求1所述的电子设备，还包括频率源，
其中，所述频率源被配置为提供具有所述初始频率的输入信号。
11.一种时间同步系统，包括：多个电子设备，
其中，所述多个电子设备中的至少一个为根据权利要求1-10任一项所述的电子设备。
12.一种时间同步方法，应用于根据权利要求1-10任一项所述的电子设备，所述时间同步方法包括：
生成频率控制字；
根据所述频率控制字和所述输入信号，生成并输出具有所述目标频率的输出信号；以及
基于具有所述目标频率的输出信号对所述电子设备的时钟信号进行同步调节操作。
13.一种电子设备，包括：信号生成电路和时间调节电路，
其中，所述信号生成电路包括：
控制电路，被配置为生成频率控制字；以及
信号调节电路，被配置为接收具有初始频率的输入信号和所述频率控制字，并根据所述频率控制字和所述输入信号生成并输出具有目标频率的输出信号；
所述时间调节电路被配置为基于具有所述目标频率的输出信号对所述电子设备的时钟信号进行同步调节操作，
所述控制电路被配置为获取晶振漂移的影响参数，并根据所述影响参数生成所述频率控制字，
所述信号生成电路还包括参数获取电路，所述参数获取电路被配置为获取所述影响参数，
所述晶振漂移的影响参数包括老化参数，所述参数获取电路包括老化读取子电路；
所述老化读取子电路被配置为读取晶振源的所述老化参数，
所述老化读取子电路包括老化读取元件和第二计数器，
所述老化读取元件被配置为读取所述晶振源的老化速率，以及读取与所述老化速率相对应的参考时间，所述老化参数包括所述老化速率和所述参考时间，
所述第二计数器被配置为记录所述参考时间的数量，
所述频率控制字与所述老化参数的关系式表示为：
Figure DEST_PATH_IMAGE012
其中，FN表示所述频率控制字，FAO表示参考频率控制字，γ表示所述老化参数的乘积，其中，
Figure DEST_PATH_IMAGE014
表示所述老化速率，t表示所述参考时间，且t为自然数。
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US16/620,547 US11429137B2 (en) 2018-06-11 2019-04-16 Time synchronization device, electronic apparatus, time synchronization system and time synchronization method
JP2020536774A JP7389037B2 (ja) 2018-06-11 2019-04-16 時間同期装置、電子機器、時間同期システム及び時間同期方法
KR1020207018704A KR102391323B1 (ko) 2018-06-11 2019-04-16 시간 동기화 디바이스, 전자 디바이스, 시간 동기화 시스템 및 시간 동기화 방법
EP19819039.9A EP3806355A4 (en) 2018-06-11 2019-04-16 TIME SYNCHRONIZATION DEVICE, ELECTRONIC DEVICE, TIME SYNCHRONIZATION SYSTEM AND TIME SYNCHRONIZATION METHOD
RU2020121188A RU2758838C1 (ru) 2018-06-11 2019-04-16 Устройство синхронизации по времени, электронное устройство, система синхронизации по времени и способ синхронизации по времени
BR112020013384-1A BR112020013384A2 (pt) 2018-06-11 2019-04-16 dispositivo de sincronização temporal, dispositivo eletrônico, sistema de sincronização temporal e método de sincronização temporal
PCT/CN2019/082926 WO2019237825A1 (zh) 2018-06-11 2019-04-16 时间同步装置、电子设备、时间同步系统及时间同步方法
MX2020006929A MX2020006929A (es) 2018-06-11 2019-04-16 Dispositivo de sincronizacion de tiempo, aparato electronico, sistema de sincronizacion de tiempo y metodo de sincronizacion de tiempo.

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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7154395B2 (ja) * 2019-04-19 2022-10-17 三菱電機株式会社 通信システム、マスタ装置、スレーブ装置、およびサブマスタ装置
JP7493581B2 (ja) * 2020-01-19 2024-05-31 京東方科技集團股▲ふん▼有限公司 時刻同期方法及び装置、ネットワークノード機器
CN111446962B (zh) * 2020-04-03 2023-12-12 京东方科技集团股份有限公司 时钟信号产生电路、时钟信号产生方法及电子设备
KR102400761B1 (ko) * 2020-11-10 2022-05-23 주식회사 스카이칩스 저전력 주파수 합성 장치
CN113391333B (zh) * 2021-06-15 2023-10-03 郑州轻大产业技术研究院有限公司 一种基于异频群量子化相位处理的北斗高精度时间同步芯片
CN113641213B (zh) * 2021-07-29 2023-04-25 中国人民解放军战略支援部队信息工程大学 一种基于els帧的时间同步装置与方法
US11764834B2 (en) 2022-02-15 2023-09-19 Raytheon Company Device for and method of synchronizing multiple beamforming devices
CN117221175A (zh) * 2022-06-02 2023-12-12 中兴通讯股份有限公司 时延测量方法及其装置、存储介质、程序产品
US11990982B2 (en) * 2022-06-02 2024-05-21 Qualcomm Incorporated Signaling model parameters that indicate a time correction and/or a frequency correction for an uplink transmission

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101013934A (zh) * 2007-02-17 2007-08-08 北京航空航天大学 一种适用于分布式仿真的多路同步时钟分配器
CN101039145A (zh) * 2007-03-30 2007-09-19 华为技术有限公司 时钟的实现方法、装置
CN106936425A (zh) * 2015-12-29 2017-07-07 普天信息技术有限公司 时钟频率保持方法及装置
CN107425851A (zh) * 2017-08-09 2017-12-01 京东方科技集团股份有限公司 频率补偿器、电子设备和频率补偿方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4339464C2 (de) 1993-11-19 1995-11-16 Litef Gmbh Verfahren zur Sprachverschleierung und -entschleierung bei der Sprachübertragung und Einrichtung zur Durchführung des Verfahrens
JPH098551A (ja) * 1995-06-20 1997-01-10 Fujitsu Ltd 高安定発振回路
JP3328218B2 (ja) 1999-05-12 2002-09-24 日本電気株式会社 Ｐｌｌ回路
US6751743B1 (en) 2000-12-22 2004-06-15 Cisco Technology, Inc. Method and apparatus for selecting a first clock and second clock for first and second devices respectively from an up-converted clock and an aligned clock for synchronization
JP4520061B2 (ja) * 2001-03-08 2010-08-04 富士通オプティカルコンポーネンツ株式会社 ルビジウム原子発振器
US6691071B2 (en) * 2002-05-13 2004-02-10 Motorola, Inc. Synchronizing clock enablement in an electronic device
US7109766B2 (en) * 2004-04-22 2006-09-19 Motorola, Inc. Adjustable frequency delay-locked loop
EP1753055B1 (en) 2004-05-09 2017-03-22 Yun Li Battery watering device
US7683834B2 (en) * 2004-09-23 2010-03-23 Interdigital Technology Corporation Undulating transmit patterns for multiple simultaneous transmitters to support signal separation at a receiver
EP1911167B1 (en) * 2005-07-21 2011-09-14 Telegent Systems, Inc. Boosted-bias tunable filter with run-time calibration
US7342460B2 (en) * 2006-01-30 2008-03-11 Silicon Laboratories Inc. Expanded pull range for a voltage controlled clock synthesizer
CN101431795B (zh) 2008-11-29 2012-10-10 中兴通讯股份有限公司 时间同步方法和装置
US7915910B2 (en) * 2009-01-28 2011-03-29 Apple Inc. Dynamic voltage and frequency management
JP2010190585A (ja) 2009-02-16 2010-09-02 Panasonic Electric Works Co Ltd 電子時計装置、この電子時計装置を備えた電子機器、及び制御システム
CN101931481B (zh) 2010-08-30 2013-11-06 新邮通信设备有限公司 一种ieee 1588时钟输出装置和方法
US9319054B2 (en) * 2011-09-27 2016-04-19 Anue Systems, Inc. Systems and methods utilizing randomized clock rates to reduce systematic time-stamp granularity errors in network packet communications
KR101942719B1 (ko) 2012-08-14 2019-04-17 삼성전기 주식회사 리얼 타임 클럭 장치
JP2015082815A (ja) 2013-10-24 2015-04-27 日本電波工業株式会社 発振器
US9582028B1 (en) * 2015-03-26 2017-02-28 Liming Xiu Circuits and methods of TAF-DPS based chip level global clock signal distribution
JP2017153024A (ja) 2016-02-26 2017-08-31 古野電気株式会社 基準周波数発生装置
CN106027187A (zh) * 2016-04-29 2016-10-12 国家电网公司 一种gps同步信号频率源电路
US10571953B2 (en) * 2017-07-05 2020-02-25 Intel Corporation Method and apparatus to utilize a digital-time-conversion (DTC) based clocking in computing systems

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101013934A (zh) * 2007-02-17 2007-08-08 北京航空航天大学 一种适用于分布式仿真的多路同步时钟分配器
CN101039145A (zh) * 2007-03-30 2007-09-19 华为技术有限公司 时钟的实现方法、装置
CN106936425A (zh) * 2015-12-29 2017-07-07 普天信息技术有限公司 时钟频率保持方法及装置
CN107425851A (zh) * 2017-08-09 2017-12-01 京东方科技集团股份有限公司 频率补偿器、电子设备和频率补偿方法

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