KR100286695B1

KR100286695B1 - 피엘엘 기준클럭 인가장치

Info

Publication number: KR100286695B1
Application number: KR1019980015816A
Authority: KR
Inventors: 정영
Original assignee: 유태로; 이스텔시스템즈주식회사
Priority date: 1998-04-24
Filing date: 1998-04-24
Publication date: 2001-04-16
Also published as: KR19990081701A

Abstract

본 발명은, 입력되는 1.544MHz 기준신호 주파수를 분주조절하여 PLL 입력 기준주파수를 생성한 뒤, 그 듀티비를 가변조정하여 외부 PLL회로에 인가함으로써, 외부 PLL회로의 동기된 출력클럭이, 동기된 상태에서 순간위상이 틀어지는 현상이 발생하지 않도록 한 PLL 기준클럭 인가장치에 관한 것으로서, 입력되는 기준신호 주파수를 193 분주하는 분주기(100); 24KHz와 16KHz의 주파수를 입력되는 기준신호에 동기시켜 출력하는 D-플립플롭(210, 220); 입력되는 각각의 주파수를 논리곱하여 이를 반전출력하는 NAND 게이트(230); 입력되는 각각의 주파수를 논리곱하는 AND 게이트(240); 상기 AND 게이트(240)의 출력주파수를 입력되는 기준신호에 동기시켜 출력하는 D-플립플롭(250); 상기 D-플립플롭(250)에 의해 동기출력되는 주파수를, 반전된 기준신호 주파수에 동기출력하는 D-플립플롭(270); 및 상기 D-플립플롭(250, 270)으로 부터 각각 출력되는 주파수를 논리곱하여 외부 PLL회로(300)에 기준신호로 인가하는 AND 게이트(280)를 포함하여 구성되어, 입력되는 기준신호 주파수로 부터 홀수로 분주하여 생성된 PLL 기준주파수의 듀티비를 50 : 50으로 조정하여 고정밀의 외부 PLL회로에 인가함으로써, 기준주파수에 동기된 PLL회로의 출력주신호가 목적하는 고정밀의 안정된 주파수클럭(10^-12)으로 유지되도록 하는 매우 유용한 발명인 것이다.

Description

피엘엘 기준클럭 인가장치

본 발명은, T1/E1 변환장치에서의 PLL 기준클럭 인가장치에 관한 것으로서, 더욱 상세하게는 입력되는 T1신호 내의 1.544MHz 기준신호 주파수를 분주조절하여 PLL 입력 기준주파수를 생성한 뒤, 그 듀티비를 가변조정하여 외부 PLL회로에 인가함으로써, 고정밀(10^-12) 클럭주파수를 갖는 외부 PLL회로의 동기된 출력클럭이, 동기된 상태에서 순간위상이 틀어지는 현상이 발생하지 않도록 한 PLL 기준클럭 인가장치에 관한 것이다.

도1은 고정밀도(10^-12)의 표준클럭(Cesume-원자에서 제공하는 클럭)을 제공받는 중계장치간의 드라이브드 클럭(drived clock)의 예시적인 망 구성도로서, 중계장치 A는 고정밀(10^-12)의 표준클럭을 제공받아 이를 B, C 중계장치로 송신하게 되고, 상기 표준클럭을 제공받은 B, C 중계장치 역시 제공받은 표준클럭, 또는 홀드(hold)된 구동클럭을 D, E와 B, F, G 중계장치로 각각 송신하는 구조를 갖는다.

상기와 같은 망 구성에서 만약 L1회선 상의 비트 전송에러 또는 회선절단 등으로 인해 A 중계장치로 부터 클럭이 입력되지 않는 경우에는, B 중계장치는 L2회선을 통해 C 중계장치로 부터 입력되는 보다 낮은 정밀도(〈10^-10)의 클럭을 입력받아 이를 D, E의 중계장치로 각각 분배하게 되는데, 이때 분배되는 클럭을 수신하는 D 중계장치는 B 중계장치로 부터 입력되는 클럭의 정밀도(10^-9)가 D 중계장치에 보조적으로 입력되는 클럭의 정밀도(〈10^-10) 보다 낮은 경우에도 이를 파악할 수 없어, 무조건 B 중계장치에서 제공되는 정밀도가 낮은 클럭을 입력받아 사용하는 문제점이 있었다.

이러한 문제점을 해결하기 위해, 중계장치 간에 전송되는 클럭의 정밀도를 나타내기 위한 메세지(T1신호에서는 BOM(Bit Oriented Message), E1신호에서는 SSM(Syncronus Status Message))의 규격이 새롭게 제시되었다. 이로 인해 수신되는 클럭의 정밀도를 나타내는 새 형태의 메세지를 수신한 D 중계장치에서는 이로 부터 현재 수신입력되는 클럭의 정밀도를 파악할 수 있어, 보조적으로 입력되고 있는 클럭의 정밀도와 비교하여 선택적으로 수신사용할 수 있게 되었다.

이에 따라, 신호방식이 상이한 중계장치(도1의 B와 D 중계장치) 간에 신호변환을 위해 설치되는 T1/E1 변환기에서도, 입력되는, 전술한 새 형태의 메세지 변환은 물론, 변환되는 메세지의 정밀도 지정의 신뢰성을 확보하기 위해서 고정밀의 클럭이 입력되는 경우에는 이의 정밀도를 유지시켜 D 중계장치 간에 전송해야 하며, 이를 위해서는 고정밀의 PLL회로를 이용해야만 한다.

그러나, 현재 제공되고 있는 고정밀의 PLL회로는, 고정밀(〈10^-12)의 발진클럭을 갖는 회로로서, 이에 인가되는 PLL 기준주파수의 듀티비가 50 : 50이 아닌 경우, 즉 기준클럭을 T1신호의 1.544MHz를 사용하는 경우에는, PLL회로로 부터 동기되어 출력되는 주파수클럭의 위상이 순간적으로 틀어지는 경우가 발생하여, T1/E1 변환기에서 제공되는 클럭의 정밀도가 떨어지게 되고, 이로 인해 클럭의 정밀도를 나타내는 메세지가 T1/E1 변환시에 사실상 변환전송되고 있는 클럭의 정밀도와 무관하게 되므로, 클럭정보를 이용하는 후단 중계장치의 중계동작에 에러율을 증대시키는 문제점이 있었다.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 창작된 것으로서, PLL 기준주파수의 듀티비를 가변조정하여 외부 PLL회로에 인가함으로써, PLL회로의 동기된 주파수클럭이 안정된 고정밀의 주파수클럭이 되도록 하는 PLL 기준클럭 인가장치를 제공하는 데 그 목적이 있는 것이다.

도1은 고정밀도(10^-12)의 표준클럭을 제공받는 중계장치간의 드라이브드 클럭(drived clock)의 예시적인 망 구성도이고,

도2는 본 발명에 따른 PLL 기준클럭 인가장치의 일실시예의 구성을 도시한 구성도이고,

도3a는 도2의 분주기의 내부 회로를 도시한 것이고,

도3b는 도3a의 각 계수소자(FTD)의 내부 회로를 도시한 것이고,

도4는 도2의 PLL 기준클럭 인가장치의 주요부분의 파형도를 도시한 것이다.

※ 도면의 주요부분에 대한 부호의 설명

A,B,C,D,E,F,G.., : 중계장치 2 : 멀티플렉서(MUX)

3,210,220,250,270 : D-플립플롭

11,12,13,14,15,16,17,18 : 계수소자(FTD)

100 : 분주기 200 : 듀티비 가변회로

300 : PLL회로

상기와 같은 목적을 달성하기 위한 본 발명에 따른 PLL 기준클럭 인가장치는, 입력되는 기준클럭을 반복설정되는 초기값 부터 계수하여, 상기 기준클럭을 분주하는 분주수단; 및 상기 분주된 주파수의 듀티비를 가변조정하여 외부 PLL에 인가하는 조정수단을 포함하여 구성되는 것에 그 특징이 있는 것이다.

상기와 같이 구성된 본 발명에 따른 PLL 기준클럭 인가장치는, 먼저 상기 분주수단이, 초기 설정되는 값부터 시작하여 입력되는 기준신호 클럭을 계수하고, 계수 상한값이 되면 다시 계수값을 초기 설정하는 동작을 반복하면서, 상기 기준신호 주파수를 홀수배 분주한 소정 주파수의 PLL 기준신호를 생성출력하게 된다. 상기 조정수단은 상기 생성된 PLL 기준주파수의 듀티비를 가변조정함으로써, 듀티비가 50%인 PLL 기준주파수가 외부 PLL회로에 인가되게 되는 것이다.

이하, 본 발명에 따른 PLL 기준클럭 인가장치의 바람직한 실시예의 구성 및 동작에 대해 첨부된 도면에 의거하여 상세히 설명한다.

도2는 본 발명에 따른 PLL 기준클럭 인가장치의 일실시예의 구성을 도시한 구성도로서, 입력되는 T1신호 내의 1.544MHz의 기준신호 주파수를 193 분주하는 분주기(100); 상기 193분주 과정에서 분주되는 내부 주파수 중, 24KHz와 16KHz의 주파수를 입력되는 1.544MHz의 기준신호에 동기시켜 출력하는 D-플립플롭(210, 220); 상기 D-플립플롭(210, 220)에서 출력되는 각각의 주파수를 논리곱하여 이를 반전출력하는 NAND 게이트(230); 상기 193분주된 8KHz의 주파수와 상기 반전출력되는 주파수를 논리곱하는 AND 게이트(240); 상기 AND 게이트(240)의 출력주파수를 입력되는 1.544MHz의 기준신호에 동기시켜 출력하는 D-플립플롭(250); 상기 D-플립플롭(250)에 의해 동기출력되는 주파수를, 반전된 기준신호 주파수에 동기출력하는 D-플립플롭(270); 및 상기 D-플립플롭(250, 270)으로 부터 각각 출력되는 주파수를 논리곱하여 외부 PLL회로(300)에 기준신호로 인가하는 AND 게이트(280)를 포함하여 구성되어 있으며, 상기 분주기(100)의 내부회로는 도3a에서와 같이 입력단(D0~D7)의 각각의 값으로 재설정 가능하며, 토글(toggle) 단자를 갖는 다수의 계수소자(11~18); 및 전단의 계수소자의 출력값이 1인 경우 이를 순차적으로 상단의 토글단자로 입력시키는 다수의 AND 게이트(20~28)로 구성되며, 상기 다수의 계수소자(11~18) 각각은 도3b와 같이 현재 출력값과 토글신호를 배타적 논리합 연산하는 XOR(1); 상기 XOR(1)의 출력값 및 입력데이타(D) 중 하나의 값을 선택하는 멀티플렉서(2); 및 상기 멀티플렉서(2)의 출력값을 입력클럭에 동기시켜 출력하는 D-플립플롭(3)으로 구성되어 있다.

먼저, 입력되는 1.544MHz의 기준신호 주파수를 193분주하도록, 상기 분주기(100)의 입력단(D0~D7)의 값은, 도2의 회로도에서 보는 바와 같이 63(=00111111₍₂₎)으로 설정되어 있으며, 상기 분주기(100)는 이 값으로 부터 시작하여 입력되는 기준신호인 1.544MHz 클럭을 계수하여 256이 되면, 상기 분주기(100) 내의 논리회로(26, 27, 28)에 의해 상기 멀티플렉서(2)의 선택신호 값을 반전시켜 초기 설정값인 63이 재설정되고, 이로 부터 다시 계수하는 과정을 수행함으로써, 193분주의 동작을 수행하게 된다.

상기와 같은 분주과정 동안 상기 분주기(100)의 각각의 출력단(Q0~Q7)은 분주된 클럭을 출력하게 되는데, 상기 분주클럭의 각각의 주파수는, Q0가 772KHz, Q1이 386KHz,..., Q4가 64KHz, Q5가 32KHz, Q6이 16KHz 그리고 Q7이 8KHz가 된다. 그런데, 상기 분주기(100)의 분주값이 2의 승수배가 아니므로 분주된 클럭은 그 듀티비가 50%가 되지 않게 되는데, 예를 들어 최종 분주된 출력신호(Q7)는, 65가 되면 초기설정된 63의 값에 의해 계수값은 128이 되어 상태변화가 되므로, 도4의 ⓐ와 같이 듀티비는 66.3%가 된다.

상기 분주된 클럭을 인가받는 후단의 회로(200)는 상기의 듀티비를 조절하게 되며, 이러한 동작은 다음과 같이 이루어지게 된다.

상기 출력되는 각각의 분주주파수 중에서 Q5, Q6단의 출력주파수인 32KHz와 16KHz는 상기 D-플립플롭(210, 220)으로, Q7단의 최종 분주주파수인 8KHz는 상기 AND 게이트(240)로 각각 입력되게 되고, 이에 따라 상기 D-플립플롭(210, 220)은 입력되는 32KHz와 16KHz의 주파수를 입력되는 1.544MHz의 기준클럭에 동기시켜 상기 NAND 게이트(230)로 출력하며, 상기 NAND 게이트(230)는 입력되는 16KHz와 32KHz의 클럭신호를 논리곱하여 이를 반전시켜 출력함으로써, 128 클럭구간의 3/4동안 하이(HIGH)가 되는 도4의 ⓑ와 같은 신호를 출력하게 되며, 상기 AND 게이트(240)는 입력되는 8KHz(도4의 ⓐ)의 신호와 상기 반전출력되는 주파수(도4의 ⓑ)를 다시 논리곱하여, 상기 반전출력되는 도4 ⓑ의 신호에서, 도4 ⓐ의 신호 상태가 로우(LOW)일 때 하이가 되는 구간을 제거시켜 1회 상태변화하는 도4 ⓒ와 같은 주기클럭을 출력하게 한다.

이때, 상기 AND 게이트(240)로 부터 출력되는 신호는, 이전의 NAND 게이트(230)에 입력되는 두 플립플롭(210, 220)의 출력신호가 기준클럭(1.544MHz)의 한 클럭 만큼 지연되어 출력되므로 상기 NAND 게이트(230)의 양 신호가 하이가 되는 부분이 한 클럭 만큼 지연되어 출력되고, 따라서 이의 반전구간은 128클럭의 1/4 보다 한 클럭 적은 31클럭이 되고, 반대로 NAND 게이트(230)의 하이구간은 97클럭의 폭을 갖게 되어 상기 AND 게이트(240)의 하이 출력구간은 97클럭에 상응하는 구간폭을 갖게 된다.

이때, 상기 AND 게이트(240)로 부터 출력되는 신호의 듀티비는 97 : 96이 되어 정확히 50%가 되지 않으므로, 이를 미세 조정하기 위해 기준클럭(1.544MHz)의 반 클럭 만큼 후단의 회로에서 조절하게 된다.

이를 위해서, 상기 D-플립플롭(250)이 상기 AND 게이트(240)로 부터 입력되는 8KHz의 주파수를, 입력되는 1.544MHz의 기준신호 주파수에 동기시켜 출력하고, 후단의 상기 D-플립플롭(270)은, 전단의 D-플립플롭(250)에서 동기출력되는 신호를, 클럭 입력단의 인버터(260)에 의해 반전되어 입력되는 1.544MHz의 기준신호 주파수의 하강에지(falling edge)에 동기시켜, 즉 기준클럭의 반 클럭 만큼 지연시켜 출력하게 된다. 상기와 같이 양 플립플롭(250, 270)으로 부터 출력되는 두 신호는 도4의 ⓓ와 ⓔ의 형태로 최종출력단인 AND 게이트(280)로 입력되는데, 상기 AND 게이트(280)는 위상이 반 클럭 틀어져 입력되는 8KHz 주파수의 두 신호를 논리곱함으로써, 도4의 ⓕ와 같이 듀티비가 50 :50(1.544MHz의 주파수클럭이 각각 96.5개)으로 미세조정된 8KHz의 신호를 생성하게 되고, 이를 외부 PLL회로(300)에 기준주파수 신호로서 인가하게 됨으로써, 고정밀의 외부 PLL회로(300)로 부터 생성출력되는 1.544MHz의 주파수가, 순간적인 위상 틀어짐이 발생하지 않는 안정된 고정밀의 주파수클럭(10^-12)이 되게 하는 것이다.

상기와 같이 구성되어 동작하는 본 발명에 따른 PLL 기준클럭 인가장치는, 입력되는 기준신호 주파수를 홀수로 분주하여 생성된 PLL 기준주파수의 듀티비를 50 : 50으로 조정하여 고정밀의 외부 PLL회로에 인가함으로써, 기준주파수에 동기된 PLL회로의 출력신호가 목적하는 고정밀의 안정된 주파수클럭(10^-12)으로 유지되도록 하는 매우 유용한 발명인 것이다.

Claims

입력되는 T1 신호내의 1.544MHz 기준클럭을, 반복설정되는 초기값부터 계수하여, 상기 기준클럭을 193 분주하는 분주수단; 및 상기 193 분주된 주파수의 듀티비를 가변 조정하여, 외부 PLL에 인가하는 조정수단을 포함하여 구성되는 T1/E1 변환기에서의 PLL 기준클럭 인가장치.
제1항에 있어서, 상기 가변조정된 듀티비를 상기 기준클럭의 반 클럭만큼 미세조정하는 미세조정수단을 더 포함하여 구성되는 것을 특징으로 하는 T1/F1 변환기에서의 PLL 기준클럭 인가장치.
제2항에 있어서, 상기 미세조정수단에 의해 조정된 듀티비는 50% 인 것을 특징으로 하는 T1/F1 변환기에서의 PLL 기준클럭 인가장치.