CN115149930A - 时钟同步电路、半导体装置以及时钟同步方法 - Google Patents
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Abstract
本发明提供时钟同步电路、半导体装置以及时钟同步方法。具备：信号生成电路部，通过由两个逻辑电路部接受基于第一时钟输出的信号来生成第一信号及第二信号，上述两个逻辑电路部以与上述第一时钟不同的第二时钟分别进行动作；以及同步化电路部，被输入上述第一信号、上述第二信号、用于调整上述第一信号及上述第二信号的相位的同步化允许信号，并通过对上述第一信号及上述同步化允许信号的逻辑运算的结果与上述第二信号进行逻辑运算得到的第一输出、和对上述第二信号及上述同步化允许信号的逻辑运算的结果与上述第一信号进行逻辑运算得到的第二输出来控制上述第一信号及上述第二信号的相位。
Description
技术领域
本发明涉及时钟同步电路、半导体装置以及时钟同步方法。
背景技术
已知用于并行地同步信号的相位的并行同步电路。在专利文献1中公开了根据信号的帧模式的检测结果进行逻辑运算，并同步恢复的电路。
专利文献1：日本特开昭62-220037号公报
在根据与某个时钟(设为时钟A)同步的输出(设为输出A)生成两个与不同于时钟A的时钟(设为时钟B)同步的输出(设为输出B)的情况下，理想上，两个输出B的相位同步。但是，在时钟B的上升的定时没有接收到输出A的情况下，两个输出B的相位偏移。
发明内容
本发明是鉴于上述的点而完成的，其目的在于提供时钟同步电路、半导体装置以及时钟同步方法，在想要同步地控制处于非同步关系的电路的情况下，将处于非同步关系的电路的输出转换为具有同步关系的输出。
本发明的第一方式所涉及的时钟同步电路具备：信号生成电路部，通过由两个逻辑电路部接受基于第一时钟输出的信号来生成第一信号以及第二信号，上述两个逻辑电路部以与上述第一时钟不同的第二时钟分别进行动作；以及同步化电路部，被输入上述第一信号、上述第二信号、用于调整上述第一信号及上述第二信号的相位的同步化允许信号，并通过第一输出和第二输出来控制上述第一信号以及上述第二信号的相位，其中，对上述第一信号及上述同步化允许信号的逻辑运算的结果与上述第二信号进行逻辑运算得到上述第一输出，对上述第二信号及上述同步化允许信号的逻辑运算的结果与上述第一信号进行逻辑运算得到上述第二输出。
本发明的第二方式所涉及的时钟同步电路具备：信号生成电路部，通过由两个逻辑电路部接受基于第一时钟输出的信号来生成第一信号以及第二信号，上述两个逻辑电路部以与上述第一时钟不同的第二时钟分别进行动作；第一同步化电路部，被输入上述第一信号、上述第二信号、用于调整上述第一信号以及上述第二信号的相位的第一同步化允许信号，并通过第一输出和第二输出来控制上述第一信号以及上述第二信号的相位，其中，对上述第一信号及上述第一同步化允许信号的逻辑运算的结果与上述第二信号进行逻辑运算得到上述第一输出，对上述第二信号及上述第一同步化允许信号的逻辑运算的结果与上述第一信号进行逻辑运算得到上述第二输出；以及第二同步化电路部，被输入上述第一信号、上述第二信号、用于调整上述第一信号以及上述第二信号的相位的第二同步化允许信号，并通过第三输出和第四输出来控制上述第一信号以及上述第二信号的相位，其中，对上述第一信号及上述第二同步化允许信号的逻辑运算的结果与上述第二信号进行逻辑运算得到上述第三输出，对上述第二信号及上述第二同步化允许信号的逻辑运算的结果与上述第一信号进行逻辑运算得到上述第四输出。
对于本发明的第三方式所涉及的时钟同步方法而言，通过由两个逻辑电路部接受基于第一时钟输出的信号来生成第一信号以及第二信号，上述两个逻辑电路部以与上述第一时钟不同的第二时钟分别进行动作，输入上述第一信号、上述第二信号、用于调整上述第一信号及上述第二信号的相位的同步化允许信号，并通过第一输出和第二输出来控制上述第一信号以及上述第二信号的相位，其中，对上述第一信号及上述同步化允许信号的逻辑运算的结果与上述第二信号进行逻辑运算得到上述第一输出，对上述第二信号及上述同步化允许信号的逻辑运算的结果与上述第一信号进行逻辑运算得到上述第二输出。
对于本发明的第四方式所涉及的时钟同步方法而言，通过由两个逻辑电路部接受基于第一时钟输出的信号来生成第一信号以及第二信号，上述两个逻辑电路部以与上述第一时钟不同的第二时钟分别进行动作，输入上述第一信号、上述第二信号、用于调整上述第一信号以及上述第二信号的相位的第一同步化允许信号，并通过第一输出和第二输出来控制上述第一信号以及上述第二信号的相位，其中，对上述第一信号及上述第一同步化允许信号的逻辑运算的结果与上述第二信号进行逻辑运算得到上述第一输出，对上述第二信号及上述第一同步化允许信号的逻辑运算的结果与上述第一信号进行逻辑运算得到上述第二输出，输入上述第一信号、上述第二信号、用于调整上述第一信号及上述第二信号的相位的第二同步化允许信号，并通过第三输出和第四输出来控制上述第一信号以及上述第二信号的相位，其中，对上述第一信号及上述第二同步化允许信号的逻辑运算的结果与上述第二信号进行逻辑运算得到上述第三输出，对上述第二信号及上述第二同步化允许信号的逻辑运算的结果与上述第一信号进行逻辑运算得到上述第四输出。
根据本发明，能够提供通过进行与同步化允许信号的逻辑运算，从而在想要同步地控制处于非同步关系的电路的情况下，将处于非同步关系的电路的输出转换为具有同步关系的输出的时钟同步电路、半导体装置以及时钟同步方法。
附图说明
图1是表示本发明的第一实施方式所涉及的时钟同步电路的例子的图。
图2是对图1所示的时钟同步电路的动作进行说明的时序图。
图3是表示本发明的第二实施方式所涉及的时钟同步电路的例子的图。
图4是对图3所示的时钟同步电路的动作进行说明的时序图。
图5是表示本发明的第三实施方式所涉及的时钟同步电路的例子的图。
图6是对图5所示的时钟同步电路的动作进行说明的时序图。
图7是表示使用第一实施方式～第三实施方式的时钟同步电路的半导体装置的结构例的图。
图8是表示作为本发明的实施方式的前提的信号生成电路的例子的图。
图9是表示作为本发明的实施方式的前提的信号生成电路的例子的图。
图10是对图9所示的信号生成电路的动作进行说明的时序图。
附图标记说明
10a、10b、10c…时钟同步电路；20…信号生成电路部；30a、30b、30c…同步化电路部。
具体实施方式
以下，参照附图对本发明的实施方式的一个例子进行说明。此外，在各附图中，对相同或者等效的构成要素以及部分赋予相同的附图标记。另外，为了便于说明，附图的尺寸比率有时被夸张，而与实际的比率不同。
(前提)
在对本发明的实施方式进行说明之前，对作为本发明的实施方式的前提的电路进行说明。
图8是表示作为本发明的实施方式的前提的信号生成电路的例子的图。图8所示的信号生成电路是使非同步输入同步化的电路，本电路根据以时钟A接受到输入的触发器1的输出A，由触发器2、3生成与时钟B同步化的输出B。
存在根据触发器1的输出A生成两个输出B的情况。图9是表示作为本发明的实施方式的前提的信号生成电路的例子的图。图9所示的信号生成电路是使非同步输入同步化的电路，本电路根据以时钟A接受到输入的触发器1的输出A，由触发器2a、3a生成与时钟B同步化的输出B1，由触发器2b、3b生成与时钟B同步化的输出B2。
在这里，根据触发器2a、2b接受到输出A的定时，基于时钟B所生成的两个输出B1、B2的相位有时不一致。
图10是对图9所示的信号生成电路的动作进行说明的时序图。
在时刻t1的时间点，若输入从作为GND电平的L(低)变化为作为VDD电平的H(高)，则接受时钟A进行动作的触发器1在时钟A从L切换为H的定时使输出A从L变化为H来进行输出。输入在比时刻t1更靠后的时刻t3从H变化为L。此外，输入的H和L的切换不是瞬间进行，而需要规定时间。
而且，若输入在时刻t3从H变化为L，则触发器1在下一次时钟A从L切换为H的时刻t4的时间点使输出A从H变化为L来进行输出。
接受时钟B进行动作并被输入输出A的触发器2a在输出A从L切换为H的定时使输出B1_pre从L变化为H来进行输出。而且，同样接受时钟B进行动作并被输入输出B1_pre的触发器3a在输出B1_pre从L切换为H后，在时钟B的1周期后的时刻t2使输出B1从L变化为H来进行输出。在这里，1周期是指例如时钟B中的从时刻t1到时刻t2的期间，亦即从时钟从L开始向H变化到下一次从L开始向H变化为止的期间、反之，从时钟从H开始向L变化到下一次从H开始向L变化为止的期间。
而且，触发器2a在输出A从H切换为L的定时使输出B1_pre从H变化为L来进行输出。触发器3a在输出B1_pre从H切换为L之后，在时钟B的1周期后的时刻t5使输出B1从H变化为L来进行输出。
另一方面，同样接受时钟B进行动作并被输入输出A的触发器2b不是在输出A从L切换为H的定时，而在输出B1_pre从L切换为H之后，在时钟B的1周期后的时刻t2使B2_pre从L变化为H来进行输出。而且，同样接受时钟B进行动作并被输入输出B2_pre的触发器3b在输出B2_pre从L切换为H之后，在时钟B的1周期后的时刻t4使输出B2从L变化为H来进行输出。
而且，触发器2b在输出A从H切换为L之后，在时钟B的1周期后的时刻t5使输出B2_pre从H变化为L来进行输出。触发器3b在输出B2_pre从H切换为L之后，在时钟B的1周期后的时刻t6使输出B2从H变化为L来进行输出。
这样，对于图8所示的信号生成电路，在由触发器2a、3a输出的输出B1、和由触发器2b、3b输出的输出B2中，从L切换为H的定时以及从H切换为L的定时不同。也就是说，意味着输出B1、B2的相位偏移。这是因为，触发器2a在输出A变化的瞬间的时钟B的上升的定时接受输出A，但触发器2b在输出A变化的瞬间的时钟B的上升的定时无法接受输出A，而在下一个时钟B的上升的定时接受输出A。
因此，使用触发器从一个输入生成两个输出的情况下，图9所示的电路未必能够始终使两个输出的相位同步。因此，在分别接受两个输出进行动作的电路需要同步的情况下使用图9所示的电路是不适当的。
因此，本案发明人对在使用触发器从一个输入生成两个输出的情况下，使两个输出的相位同步化的技术进行了专心研究。其结果，本案发明人设计出在使用触发器从一个输入生成两个输出的情况下，通过逻辑运算使两个输出的相位同步化的技术。
(第一实施方式)
图1是表示本发明的第一实施方式所涉及的时钟同步电路10a的例子的图。图1所示的时钟同步电路10a由信号生成电路部20和同步化电路部30a构成。
信号生成电路部20由触发器21、22a、22b、23a、23b构成。触发器21、22a、22b、23a、23b分别是第一逻辑电路、第二逻辑电路、第三逻辑电路、第四逻辑电路、第五逻辑电路的一个例子。触发器22a、22b、23a、23b是逻辑电路部的一个例子。信号生成电路部20的动作与使用图9及图10进行说明的信号生成电路的动作同样。触发器21接受时钟A进行动作，根据输入生成输出A。触发器22a、22b被输入触发器21所生成的输出A，接受与时钟A不同的时钟B，分别输出输出B1_pre、B2_pre。触发器23a、23b分别被输入输出B1_pre、B2_pre，接受与时钟A不同的时钟B，分别输出输出B1_q、B2_q。时钟A、B分别是第一时钟、第二时钟的一个例子。输出B1_q、B2_q分别是第一信号、第二信号的一个例子。
同步化电路部30a是根据从信号生成电路部20输出的输出B1_q、B2_q来输出输出B1、B2的电路。同步化电路部30a是控制输出B1_q、B2_q的相位，并能够进行使输出B1的相位和输出B2的相位一致来进行输出的逻辑运算的电路。同步化电路部30a由逻辑积电路31a、31b和逻辑和电路32a、32b构成。
逻辑积电路31a取输出B1_q与同步化允许信号EN的逻辑积，并输出输出B1_en。逻辑积电路31b取输出B2_q与同步化允许信号EN的逻辑积，并输出输出B2_en。逻辑积电路31a、31b分别是第一逻辑积电路、第二逻辑积电路的一个例子。
逻辑和电路32a取输出B1_q与来自逻辑积电路31b的输出B2_en的逻辑和，并输出输出B1。逻辑和电路32b取输出B2_q与来自逻辑积电路31a的输出B1_en的逻辑和，并输出输出B2。逻辑和电路32a、32b分别是第一逻辑和电路、第二逻辑和电路的一个例子。
同步化允许信号EN是用于调整输出B1的相位和输出B2的相位的信号。由未图示的信号生成电路生成同步化允许信号EN，并供给到同步化电路部30a。生成同步化允许信号EN的信号生成电路可以形成于时钟同步电路10a，还可以形成于时钟同步电路10a的外部。此外，同步化允许信号EN也能够表现为是用于调整输出B1_q和输出B2_q的相位的信号。
在想要修正输出B1的相位和输出B2的相位的偏移的情况下，同步化允许信号EN为有效，输入作为VDD电平的“1”。在不修正输出B1的相位和输出B2的相位的偏移的情况下，同步化允许信号EN为无效，输入作为GND电平的“0”。在这里，VDD电平是高的电压电平，GND电平如接地电压那样是低的电压电平。VDD、GND分别是第一电压、第二电压的一个例子。
在同步化允许信号EN为有效的“1”的情况下，同步化电路部30a使输出B1、B2的相位一致来进行输出，在同步化允许信号EN为无效的“0”的情况下，输出B1、B2的相位保持为输出B1_q、B2_q，不变更相位地输出。
图2是对图1所示的时钟同步电路10a的动作进行说明的时序图。
若在时刻t1的时间点输入从L变化为H，则接受时钟A进行动作的触发器21在时钟A从L切换为H的定时使输出A从L变化为H来进行输出。输入在比时刻t1更靠后的时刻t3从H变化为L。此外，输入的H和L的切换不是瞬间进行的，而需要规定时间。
而且，若输入在时刻t3从H变化为L，则触发器21在下一次时钟A从L切换为H的时刻t4的时间点使输出A从H变化为L来进行输出。
接受时钟B进行动作并被输入输出A的触发器22a在输出A从L切换为H的定时、即时刻t1使输出B1_pre从L变化为H来进行输出。而且，同样接受时钟B进行动作并被输入输出B1_pre的触发器23a在输出B1_pre从L切换为H之后，在时钟B的1周期后的时刻t2使输出B1_q从L变化为H来进行输出。
而且，触发器22a在输出A从H切换为L的定时、即时刻t4使输出B1_pre从H变化为L来进行输出。触发器23a在输出B1_pre从H切换为L之后，在时钟B的1周期后的时刻t5使输出B1_q从H变化为L来进行输出。在这里，1周期是指例如时钟B中的从时刻t1到时刻t2的期间，亦即是从时钟从L开始向H变化到下一次从L开始向H变化为止的期间。
另一方面，同样接受时钟B进行动作并被输入输出A的触发器22b不是在输出A从L切换为H的定时亦即时刻t1，而在输出B1_pre从L切换为H之后，在时钟B的1周期后的时刻t2使B2_pre从L变化为H来进行输出。而且，同样接受时钟B进行动作并被输入输出B2_pre输入的触发器23b在输出B2_pre从L切换为H之后，在时钟B的1周期后的时刻t4使输出B2_q从L变化为H来进行输出。
而且，触发器22b在输出A从H切换为L之后，在时钟B的1周期后的时刻t5使输出B2_pre从H变化为L来进行输出。触发器23b在输出B2_pre从H切换为L之后，在时钟B的1周期后的时刻t6使输出B2_q从H变化为L来进行输出。
在图2中，为了使输出B1的相位和输出B2的相位一致，同步化允许信号EN在所有期间设为“1”(H)。逻辑积电路31a仅在所输入的两个信号为H的情况下，使输出B1_en成为H来进行输出。同样地，逻辑积电路31b仅在所输入的两个信号为H的情况下，使输出B2_en成为H来进行输出。在图2中，在时刻t2至时刻t5的期间，逻辑积电路31a使输出B1_en为H来进行输出。而且，在时刻t4至时刻t6的期间，逻辑积电路31b使输出B2_en成为H来进行输出。
在所输入的两个信号的任意一个为H的情况下，逻辑和电路32a使输出B1成为H来进行输出。即，在输出B1_q和输出B2_en的任意一个为H的期间，逻辑和电路32a输出成为H的输出B1。
同样地，在所输入的两个信号的任意一个为H的情况下，逻辑和电路32b使输出B2成为H来进行输出。即，在输出B2_q和输出B1_en的任意一个为H的期间，逻辑和电路32b输出成为H的输出B2。
在图2中，在时刻t2至时刻t6的期间，逻辑和电路32a使输出B1成为H来进行输出，逻辑和电路32b也在时刻t2至时刻t6的期间使输出B2成为H来进行输出。
因此，如图2所示，即使在输出B1_q、B2_q的相位偏移的情况下，同步化电路部30a也能够在输出B1_q、B2_q的任意一个为H的期间输出成为H的输出B1、B2。即，同步化电路部30a能够输出相位同步的两个输出B1、B2。
如上述说明那样，本实施方式的时钟同步电路10a通过设置同步化电路部30a，能够生成相位同步的输出B1、B2。
另外，本实施方式的时钟同步电路10a通过设置逻辑和电路32a、32b作为同步化电路部30a，从而能够在输出B1_q、B2_q的任意一个为H时，使输出B1、B2成为H来进行输出。由此，输出B1、B2从L变化为H的定时变早，能够使输出B1、B2为H的宽度亦即有效宽度变长。因此，本实施方式的时钟同步电路10a能够对输出B1、B2成为输入的未图示的后段的电路供给上升的定时较早的信号。
(第二实施方式)
图3是表示本发明的第二实施方式所涉及的时钟同步电路10b的例子的图。图3所示的时钟同步电路10b由信号生成电路部20和同步化电路部30b构成。
信号生成电路部20的结构以及动作与第一实施方式同样，因此省略详细的说明。
同步化电路部30b是根据从信号生成电路部20输出的输出B1_q、B2_q来输出输出B1、B2的电路。同步化电路部30b是控制输出B1_q、B2_q的相位，并能够进行使输出B1、B2的相位一致来进行输出的逻辑运算的电路。同步化电路部30b由逻辑积电路31a、31b、33a、33b构成。第二实施方式所涉及的同步化电路部30b具有将第一实施方式所涉及的同步化电路部30a的逻辑和电路32a、32b置换成逻辑积电路33a、33b的结构。即，逻辑积电路33a取输出B1_q与来自逻辑积电路31b的输出B2_en的逻辑积，并输出输出B1。逻辑积电路33b取输出B2_q与来自逻辑积电路31a的输出B1_en的逻辑积，并输出输出B2。逻辑积电路33a、33b分别是第三逻辑积电路、第四逻辑积电路的一个例子。
同步化允许信号EN由未图示的信号生成电路生成，被供给到同步化电路部30b。生成同步化允许信号EN的信号生成电路可以形成于时钟同步电路10b，还可以形成于时钟同步电路10b的外部。
图4是对图3所示的时钟同步电路10a的动作进行说明的时序图。
如上所述，第二实施方式所涉及的同步化电路部30b具有将第一实施方式所涉及的同步化电路部30a的逻辑和电路32a、32b置换为逻辑积电路33a、33b的结构。因此，在这里，对置换为逻辑积电路33a、33b而产生的来自第一实施方式的动作的变更点进行说明。
在输入的两个信号均为H的情况下，逻辑积电路33a使输出B1成为H来进行输出。即，在输出B1_q和输出B2_en均为H的期间，逻辑积电路33a输出成为H的输出B1。
同样地，在输入的两个信号均为H的情况下，逻辑积电路33b使输出B1成为H来进行输出。即，在输出B2_q和输出B1_en均为H的期间，逻辑积电路33b输出成为H的输出B2。
在图4中，在时刻t4至时刻t5的期间，逻辑积电路33a使输出B1成为H来进行输出，逻辑积电路33b也在时刻t4至时刻t5的期间使输出B2成为H来进行输出。
因此，如图4所示，即使在输出B1_q、B2_q的相位偏移的情况下，同步化电路部30b也能够在输出B1_q、B2_q均为H的期间输出成为H的输出B1、B2。即，同步化电路部30b能够输出相位同步的两个输出B1、B2。
如以上说明那样，本实施方式的时钟同步电路10b通过设置同步化电路部30b，能够生成相位同步的输出B1、B2。
另外，本实施方式的时钟同步电路10b通过设置逻辑积电路33a、33b作为同步化电路部30b，能够在输出B1_q、B2_q均为H时，使输出B1、B2成为H来进行输出。由此，输出B1_q、B2_q从H变化为L的定时变早，能够防止输出B1、B2成为H的宽度亦即有效宽度的延长。因此，本实施方式的时钟同步电路10b能够对输出B1、B2成为输入的未图示的后段的电路供给下降的定时较早的信号。
(第三实施方式)
图5是表示本发明的第三实施方式所涉及的时钟同步电路10c的例子的图。图5所示的时钟同步电路10c由信号生成电路部20和同步化电路部30c构成。
信号生成电路部20的结构以及动作与第一实施方式同样，因此省略详细的说明。
同步化电路部30c是根据从信号生成电路部20输出的输出B1_q、B2_q来输出输出B10、B20、B11、B21的电路。同步化电路部30c是控制输出B1_q、B2_q的相位，并能够进行使输出B10、B20的相位一致来进行输出的逻辑运算、以及能够使输出B11、B21的相位一致来进行输出的逻辑运算的电路。同步化电路部30c由逻辑积电路31a、31b、31c、31d、33a、33b和逻辑和电路32a、32b构成。第三实施方式所涉及的同步化电路部30c具有将第一实施方式所涉及的同步化电路部30a的结构和第二实施方式所涉及的同步化电路部30b的结构组合而成的结构。
逻辑积电路31a取输出B1_q与同步化允许信号EN1的逻辑积，并输出输出B1_en。逻辑积电路31b取输出B2_q与同步化允许信号EN1的逻辑积，并输出输出B2_en。逻辑积电路33a取输出B1_q与来自逻辑积电路31b的输出B2_en的逻辑积，并输出输出B10。逻辑积电路33b取输出B2_q与来自逻辑积电路31a的输出B1_en的逻辑积，并输出输出B20。逻辑积电路31a、31b、33a、33b分别是第一逻辑积电路、第二逻辑积电路、第三逻辑积电路、第四逻辑积电路的一个例子。
逻辑积电路31c取输出B1_q与同步化允许信号EN2的逻辑积，并输出输出B1_en。逻辑积电路31d取输出B2_q与同步化允许信号EN2的逻辑积，并输出输出B2_en。逻辑和电路32a取输出B1_q与来自逻辑积电路31d的输出B2_en的逻辑和，并输出输出B11。逻辑和电路32b取输出B2_q与来自逻辑积电路31c的输出B1_en的逻辑和，并输出输出B21。逻辑积电路31c、31d分别是第五逻辑积电路、第六逻辑积电路的一个例子，逻辑和电路32a、32b分别是第一逻辑和电路、第二逻辑和电路的一个例子。
同步化允许信号EN1以及同步化允许信号EN2是用于调整输出B10的相位与输出B20的相位、以及输出B11的相位与输出B21的相位的信号。由未图示的信号生成电路生成同步化允许信号EN1以及同步化允许信号EN2，并供给到同步化电路部30c。生成同步化允许信号EN1以及同步化允许信号EN2的信号生成电路可以形成于时钟同步电路10c，还可以形成于时钟同步电路10c的外部。另外，同步化允许信号EN1以及同步化允许信号EN2可以生成为相同的信号，也可以生成为不同的信号，另外，同步化允许信号EN1以及同步化允许信号EN2也能够表现为是用于调整输出B1_q和输出B2_q的相位的信号。
对于同步化允许信号EN1而言，在想要修正输出B10的相位和输出B20的相位的偏移的情况下，同步化允许信号EN1成为有效，输入作为VDD电平的“1”，在不修正相位偏移的情况下，同步化允许信号EN1成为无效，输入作为GND电平的“0”。同步化允许信号EN1是第一同步化允许信号的一个例子。
对于同步化允许信号EN2而言，在想要修正输出B11的相位和输出B21的相位的偏移的情况下，同步化允许信号EN1为有效，输入作为VDD电平的“1”，在不修正相位偏移的情况下，同步化允许信号EN1为无效，输入作为GND电平的“0”。同步化允许信号EN2是第二同步化允许信号的一个例子。
图6是对图5所示的时钟同步电路10a的动作进行说明的时序图。
如上所述，第三实施方式所涉及的同步化电路部30c具有将第一实施方式所涉及的同步化电路部30a的结构和第二实施方式所涉及的同步化电路部30b的结构组合而成的结构。因此，在这里，对由置换为同步化电路部30c而产生的来自第一实施方式的动作的变更点进行说明。
在图6中，为了使输出B10的相位和输出B20的相位一致，同步化允许信号EN1在所有期间设为“1”(H)，为了使输出B11的相位和输出B21的相位一致，同步化允许信号EN2在所有期间设为“1”(H)。
在输入的两个信号均为H的情况下，逻辑积电路33a使输出B10成为H来进行输出。即，在输出B1_q和输出B2_en均为H的期间，逻辑积电路33a输出成为H的输出B10。
同样地，在输入的两个信号均为H的情况下，逻辑积电路33b使输出B20成为H来进行输出。即，在输出B2_q和输出B1_en均为H的期间，逻辑积电路33b输出成为H的输出B20。
另外，在输入的两个信号的任意一个为H的情况下，逻辑和电路32a使输出B11成为H来进行输出。即，在输出B1_q和输出B2_en的任意一个为H的期间，逻辑和电路32a输出成为H的输出B11。
同样地，在输入的两个信号的任意一个为H的情况下，逻辑和电路32b使输出B21成为H来进行输出。即，在输出B2_q和输出B1_en的任意一个为H的期间，逻辑和电路32b输出成为H的输出B21。
在图6中，在时刻t4至时刻t5的期间，逻辑积电路33a使输出B10成为H来进行输出，逻辑积电路33b也在时刻t4至时刻t5的期间使输出B20成为H来进行输出。另外，在时刻t2至时刻t6的期间，逻辑和电路32a使输出B11成为H来进行输出，逻辑和电路32b也在时刻t2至时刻t6的期间使输出B21成为H来进行输出。
因此，如图6所示，即使在输出B1_q、B2_q的相位偏移的情况下，同步化电路部30c也能够在输出B1_q、B2_q均为H的期间输出成为H的输出B10、B20。即，同步化电路部30c能够输出相位同步的两个输出B10、B20。
另外，如图6所示，即使在输出B1_q、B2_q的相位偏移的情况下，同步化电路部30c也能够在输出B1_q、B2_q的任意一个为H的期间输出成为H的输出B11、B21。即，同步化电路部30c能够输出相位同步的两个输出B11、B21。
如以上说明那样，本实施方式的时钟同步电路10c通过设置将第一实施方式所涉及的同步化电路部30a的结构和第二实施方式所涉及的同步化电路部30b的结构组合而成的同步化电路部30c，能够生成相位同步的输出B10、B20以及输出B11、B21。
另外，同步化电路部30c是将第一实施方式所涉及的同步化电路部30a的结构和第二实施方式所涉及的同步化电路部30b的结构组合而成的结构，因此包括第一实施方式和第二实施方式的双方的优点。因此，能够从输出B10、B20以及B11、B21中选择向未图示的后段的电路供给的输出。具体而言，在向后段的电路供给的输出需要上升较早且有效宽度较长的输出的情况下，能够使同步化允许信号EN1有效来选择输出B10、B20，在需要不使有效宽度延长而下降较早的输出的情况下，使同步化允许信号EN2有效来选择输出B11、B21。
接着，对使用第一实施方式～第三实施方式的时钟同步电路的半导体装置的结构例进行说明。
图7是表示使用了第一实施方式～第三实施方式的时钟同步电路的半导体装置90的结构例的图。图7所示的半导体装置90具备启动信号生成电路91、时钟同步电路10、计时器控制电路92a、92b、以及计时器计数电路93a、93b。时钟同步电路10是第一实施方式～第三实施方式的任意一个时钟同步电路。
启动信号生成电路91生成规定的启动信号并供给到时钟同步电路10。计时器控制电路92a、92b是基于时钟同步电路10所生成的相位同步的信号分别控制计时器计数电路93a、93b的动作的电路。计时器计数电路93a、93b是基于来自计时器控制电路92a、92b的控制对计时器进行计数的电路。
图7所示的半导体装置90具备能够使两个输出的相位同步的时钟同步电路10，从而能够使由计时器计数电路93a、93b计数的计时器的值一致。
此外，在图7中示出具备基于时钟同步电路输出的信号对计时器进行计数的计时器计数电路的半导体装置，但本发明并不限定于上述的例子。只要具备基于时钟同步电路输出的信号而同步地动作的电路，则半导体装置并不限定于图7所示的装置。
如以上说明那样，根据本发明的实施方式，能够提供通过进行与同步化允许信号的逻辑运算，从而在想要同步地控制处于非同步关系的电路的情况下，将处于非同步关系的电路的输出转换为具有同步关系的输出的时钟同步电路。另外，根据本发明的实施方式，提供具备基于时钟同步电路输出的信号而同步地动作的电路的半导体装置。
Claims (16)
1.一种时钟同步电路，具备：
信号生成电路部，通过由两个逻辑电路部接受基于第一时钟输出的信号来生成第一信号以及第二信号，上述两个逻辑电路部以与上述第一时钟不同的第二时钟分别进行动作；以及
同步化电路部，被输入上述第一信号、上述第二信号、用于调整上述第一信号及上述第二信号的相位的同步化允许信号，并通过第一输出和第二输出来控制上述第一信号以及上述第二信号的相位，其中，对上述第一信号及上述同步化允许信号的逻辑运算的结果与上述第二信号进行逻辑运算得到上述第一输出，对上述第二信号及上述同步化允许信号的逻辑运算的结果与上述第一信号进行逻辑运算得到上述第二输出。
2.根据权利要求1所述的时钟同步电路，其中，
上述同步化电路部具备：
第一逻辑积电路，取上述第一信号与上述同步化允许信号的逻辑积；
第二逻辑积电路，取上述第二信号与上述同步化允许信号的逻辑积；
第一逻辑和电路，取上述第一信号与上述第二逻辑积电路的输出的逻辑和；以及
第二逻辑和电路，取上述第二信号与上述第一逻辑积电路的输出的逻辑和。
3.根据权利要求1所述的时钟同步电路，其中，
上述同步化电路部具备：
第一逻辑积电路，取上述第一信号与上述同步化允许信号的逻辑积；
第二逻辑积电路，取上述第二信号与上述同步化允许信号的逻辑积；
第三逻辑积电路，取上述第一信号与上述第二逻辑积电路的输出的逻辑积；以及
第四逻辑积电路，取上述第二信号与上述第一逻辑积电路的输出的逻辑积。
4.根据权利要求1～3中任意一项所述的时钟同步电路，其中，
在上述同步化允许信号有效的情况下，上述同步化电路部使上述第一信号以及上述第二信号的相位一致来进行输出，在上述同步化允许信号无效的情况下，不变更上述第一信号以及上述第二信号的相位来进行输出。
5.根据权利要求4所述的时钟同步电路，其中，
上述同步化允许信号在有效的情况下是第一电压的信号，在无效的情况下是与上述第一电压不同的第二电压的信号。
6.一种时钟同步电路，具备：
信号生成电路部，通过由两个逻辑电路部接受基于第一时钟输出的信号来生成第一信号以及第二信号，上述两个逻辑电路部以与上述第一时钟不同的第二时钟分别进行动作；
第一同步化电路部，被输入上述第一信号、上述第二信号、用于调整上述第一信号以及上述第二信号的相位的第一同步化允许信号，并通过第一输出和第二输出来控制上述第一信号以及上述第二信号的相位，其中，对上述第一信号及上述第一同步化允许信号的逻辑运算的结果与上述第二信号进行逻辑运算得到上述第一输出，对上述第二信号及上述第一同步化允许信号的逻辑运算的结果与上述第一信号进行逻辑运算得到上述第二输出；以及
第二同步化电路部，被输入上述第一信号、上述第二信号、用于调整上述第一信号以及上述第二信号的相位的第二同步化允许信号，并通过第三输出和第四输出来控制上述第一信号以及上述第二信号的相位，其中，对上述第一信号及上述第二同步化允许信号的逻辑运算的结果与上述第二信号进行逻辑运算得到上述第三输出，对上述第二信号及上述第二同步化允许信号的逻辑运算的结果与上述第一信号进行逻辑运算得到上述第四输出。
7.根据权利要求6所述的时钟同步电路，其中，
上述第一同步化电路部具备：
第一逻辑积电路，取上述第一信号与上述第一同步化允许信号的逻辑积；
第二逻辑积电路，取上述第二信号与上述第一同步化允许信号的逻辑积；
第三逻辑积电路，取上述第一信号与上述第二逻辑积电路的输出的逻辑积；以及
第四逻辑积电路，取上述第二信号与上述第一逻辑积电路的输出的逻辑积，
上述第二同步化电路部具备：
第五逻辑积电路，取上述第一信号与上述第二同步化允许信号的逻辑积；
第六逻辑积电路，取上述第二信号与上述第二同步化允许信号的逻辑积；
第一逻辑和电路，取上述第一信号与上述第六逻辑积电路的输出的逻辑和；以及
第二逻辑和电路，取上述第二信号与上述第五逻辑积电路的输出的逻辑和。
8.根据权利要求6或7所述的时钟同步电路，其中，
在上述第一同步化允许信号有效的情况下，上述第一同步化电路部使上述第一信号以及上述第二信号的相位一致来进行输出，在上述第一同步化允许信号无效的情况下，不变更上述第一信号以及上述第二信号的相位来进行输出，
在上述第二同步化允许信号有效的情况下，上述第二同步化电路部使上述第一信号以及上述第二信号的相位一致来进行输出，在上述第二同步化允许信号无效的情况下，不变更上述第一信号以及上述第二信号的相位来进行输出。
9.根据权利要求8所述的时钟同步电路，其中，
上述第一同步化允许信号在有效的情况下是第一电压的信号，在无效的情况下是与上述第一电压不同的第二电压的信号，
上述第二同步化允许信号在有效的情况下是上述第一电压的信号，在无效的情况下是上述第二电压的信号。
10.根据权利要求1～9中任意一项所述的时钟同步电路，其中，
上述信号生成电路部具备：
第一逻辑电路，基于上述第一时钟进行动作；
第二逻辑电路，接受从上述第一逻辑电路输出的信号，并基于上述第二时钟进行动作；
第三逻辑电路，与上述第二逻辑电路并联，接受从上述第一逻辑电路输出的信号，并基于上述第二时钟进行动作；
第四逻辑电路，接受从上述第二逻辑电路输出的信号，并基于上述第二时钟进行动作，生成上述第一信号；以及
第五逻辑电路，接受上述第三逻辑电路输出的信号，并基于上述第二时钟进行动作，生成上述第二信号。
11.根据权利要求10所述的时钟同步电路，其中，
上述第一逻辑电路、上述第二逻辑电路、上述第三逻辑电路、上述第四逻辑电路以及上述第五逻辑电路是触发器。
12.一种半导体装置，具备：
信号输出电路，输出信号；
基于上述信号输出电路输出的信号来生成至少两个信号的权利要求1～11中任意一项所述的时钟同步电路；以及
控制电路，基于上述时钟同步电路生成的信号进行动作。
13.一种时钟同步方法，
通过由两个逻辑电路部接受基于第一时钟输出的信号来生成第一信号以及第二信号，上述两个逻辑电路部以与上述第一时钟不同的第二时钟分别进行动作，
输入上述第一信号、上述第二信号、用于调整上述第一信号及上述第二信号的相位的同步化允许信号，并通过第一输出和第二输出来控制上述第一信号以及上述第二信号的相位，其中，对上述第一信号及上述同步化允许信号的逻辑运算的结果与上述第二信号进行逻辑运算得到上述第一输出，对上述第二信号及上述同步化允许信号的逻辑运算的结果与上述第一信号进行逻辑运算得到上述第二输出。
14.根据权利要求13所述的时钟同步方法，其中，
在上述同步化允许信号有效的情况下，使上述第一信号以及上述第二信号的相位一致来进行输出，在上述同步化允许信号无效的情况下，不变更上述第一信号以及上述第二信号的相位来进行输出。
15.一种时钟同步方法，
通过由两个逻辑电路部接受基于第一时钟输出的信号来生成第一信号以及第二信号，上述两个逻辑电路部以与上述第一时钟不同的第二时钟分别进行动作，
输入上述第一信号、上述第二信号、用于调整上述第一信号以及上述第二信号的相位的第一同步化允许信号，并通过第一输出和第二输出来控制上述第一信号以及上述第二信号的相位，其中，对上述第一信号及上述第一同步化允许信号的逻辑运算的结果与上述第二信号进行逻辑运算得到上述第一输出，对上述第二信号及上述第一同步化允许信号的逻辑运算的结果与上述第一信号进行逻辑运算得到上述第二输出，
输入上述第一信号、上述第二信号、用于调整上述第一信号及上述第二信号的相位的第二同步化允许信号，并通过第三输出和第四输出来控制上述第一信号以及上述第二信号的相位，其中，对上述第一信号及上述第二同步化允许信号的逻辑运算的结果与上述第二信号进行逻辑运算得到上述第三输出，对上述第二信号及上述第二同步化允许信号的逻辑运算的结果与上述第一信号进行逻辑运算得到上述第四输出。
16.根据权利要求15所述的时钟同步方法，其中，
在上述第一同步化允许信号有效的情况下，使上述第一信号以及上述第二信号的相位一致来进行输出，在上述第一同步化允许信号无效的情况下，不变更上述第一信号以及上述第二信号的相位来进行输出，
在上述第二同步化允许信号有效的情况下，使上述第一信号以及上述第二信号的相位一致来进行输出，在上述第二同步化允许信号无效的情况下，不变更上述第一信号以及上述第二信号的相位来进行输出。
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