JPH0461387B2 - - Google Patents
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- JPH0461387B2 JPH0461387B2 JP62121507A JP12150787A JPH0461387B2 JP H0461387 B2 JPH0461387 B2 JP H0461387B2 JP 62121507 A JP62121507 A JP 62121507A JP 12150787 A JP12150787 A JP 12150787A JP H0461387 B2 JPH0461387 B2 JP H0461387B2
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- JP
- Japan
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- bus
- data
- clock
- permission signal
- timing
- Prior art date
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- 230000002265 prevention Effects 0.000 claims description 8
- 230000005540 biological transmission Effects 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 9
- 238000007796 conventional method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000010365 information processing Effects 0.000 description 2
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/368—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control
- G06F13/376—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control using a contention resolving method, e.g. collision detection, collision avoidance
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】
〔概要〕
バスに接続されたドライバが、他のドライバが
バスを使用するサイクルまで遅延して、データの
送出を行うため、バス上でデータの衝突が発生す
ることを防止する期間を設けるが、この期間を短
縮して、バスの使用効率を高めた。
バスを使用するサイクルまで遅延して、データの
送出を行うため、バス上でデータの衝突が発生す
ることを防止する期間を設けるが、この期間を短
縮して、バスの使用効率を高めた。
本発明は高速のクロツク周期で動作する情報処
理装置のバス上で、複数のドライバから送出され
るデータが衝突（バスフアイト）することで、ド
ライバが破壊されることを防止するデータ衝突防
止回路に係り、特に該バスの使用効率を高めるバ
ス上のデータ衝突防止回路に関する。
理装置のバス上で、複数のドライバから送出され
るデータが衝突（バスフアイト）することで、ド
ライバが破壊されることを防止するデータ衝突防
止回路に係り、特に該バスの使用効率を高めるバ
ス上のデータ衝突防止回路に関する。
情報処理装置を構成する各装置は相互にデータ
の転送をバスを介して実行しいるが、この各装置
の動作が高速化されるに従い、データをバスに送
出する各装置のドライバの動作の遅延が大きく影
響し、バス使用期間に対して、ドライバから送出
されるデータは、遅延のために他の装置が使用す
る次のバス使用サイクルまで継続して送出される
ようになり、バス上でデータの衝突が発生し、双
方のドライバがデータを送出する状態にあるた
め、ドライバを破壊することが予想されるように
なつて来た。
の転送をバスを介して実行しいるが、この各装置
の動作が高速化されるに従い、データをバスに送
出する各装置のドライバの動作の遅延が大きく影
響し、バス使用期間に対して、ドライバから送出
されるデータは、遅延のために他の装置が使用す
る次のバス使用サイクルまで継続して送出される
ようになり、バス上でデータの衝突が発生し、双
方のドライバがデータを送出する状態にあるた
め、ドライバを破壊することが予想されるように
なつて来た。
従つて、バス上でのデータの衝突、即ち、バス
フアイトを防止するため、次にバス上にデータを
送出する装置は、一定期間データの送出を待つよ
うにしているが、この待ち期間は少ないことが必
要である。
フアイトを防止するため、次にバス上にデータを
送出する装置は、一定期間データの送出を待つよ
うにしているが、この待ち期間は少ないことが必
要である。
第４図は従来の技術を説明するブロツク図であ
る。
る。
第４図ａはプロセツサの一例を示し、プロセツ
サ１は大別すると命令処理部２と制御部３とキヤ
ツシユメモリ４等から構成され、内部バスによつ
て相互に接続されている。そして、外部に主記憶
５等を接続し、命令処理部２が送出する命令に基
づき、制御部３が主記憶５をアクセスし、例えば
キヤツシユメモリ４にデータを転送させる。
サ１は大別すると命令処理部２と制御部３とキヤ
ツシユメモリ４等から構成され、内部バスによつ
て相互に接続されている。そして、外部に主記憶
５等を接続し、命令処理部２が送出する命令に基
づき、制御部３が主記憶５をアクセスし、例えば
キヤツシユメモリ４にデータを転送させる。
第４図ｂはプロセツサ１の命令処理部２と制御
部３の間のデータ転送を説明する図で、この第４
図ｂを用いてバスフアイトを防止する従来技術の
説明を行う。
部３の間のデータ転送を説明する図で、この第４
図ｂを用いてバスフアイトを防止する従来技術の
説明を行う。
制御部３のタイミング制御回路６は制御部３で
作成されるクロツクと、バス使用許可信号とを供
給され、ドライバ７をイネーブルとするバス出力
許可信号を送出し、ドライバ７からデータをバス
上に送出させる。制御部３はバスの使用状態を監
視しており、バスが空いたことを検出すると、バ
ス使用許可信号を送出する。
作成されるクロツクと、バス使用許可信号とを供
給され、ドライバ７をイネーブルとするバス出力
許可信号を送出し、ドライバ７からデータをバス
上に送出させる。制御部３はバスの使用状態を監
視しており、バスが空いたことを検出すると、バ
ス使用許可信号を送出する。
又、命令処理部２のタイミング制御回路６は制
御部３から送出されるクロツクとバス使用許可信
号に基づき、ドライバ１０をイネーブルとするバ
ス出力許可信号を送出し、ドライバ１０からバス
上にデータを送出させる。
御部３から送出されるクロツクとバス使用許可信
号に基づき、ドライバ１０をイネーブルとするバ
ス出力許可信号を送出し、ドライバ１０からバス
上にデータを送出させる。
制御部３のレシーバ８及び命令処理部２のレシ
ーバ９はバス上に送出されたデータを受信する
が、制御部３及び命令処理部２が夫々必要とする
データのみ取り込まれる。
ーバ９はバス上に送出されたデータを受信する
が、制御部３及び命令処理部２が夫々必要とする
データのみ取り込まれる。
第５図は第４図ｂのタイミング制御回路６の一
例を示すブロツク図で、第６図は第５図の動作を
説明するタイムチヤートである。
例を示すブロツク図で、第６図は第５図の動作を
説明するタイムチヤートである。
端子Ａからは上記のクロツクが入力し、端子Ｃ
からは上記のバス使用許可信号が入力する。第６
図Ａに示すクロツクと第６図Ｃに示すバス使用許
可信号は、図示する如きタイミングで、フリツプ
フロツプ１１に入力し、フリツプフロツプ１１は
Ｄ端子にバス使用許可信号が入力すると、クロツ
クの立ち下がりでセツトされ、第６図１１出力に
示す如く“１”をNAND回路１２に送出する。
からは上記のバス使用許可信号が入力する。第６
図Ａに示すクロツクと第６図Ｃに示すバス使用許
可信号は、図示する如きタイミングで、フリツプ
フロツプ１１に入力し、フリツプフロツプ１１は
Ｄ端子にバス使用許可信号が入力すると、クロツ
クの立ち下がりでセツトされ、第６図１１出力に
示す如く“１”をNAND回路１２に送出する。
従つて、NAND回路１２は端子Ｃから入力す
るバス使用許可信号と、フリツプフロツプ１１の
出力とにより、第６図に示す如く、バス出力許
可信号を送出し、ドライバ７をイネーブルとす
る。ここで、ドライバ７は第６図データに示す如
く、データをバスに送出するが、バス出力許可
信号を受領してから、ドライバ７が実際にデー
タをバス上に送出するまでに、に示す如く遅延
時間があり、バス出力許可信号がドライバ７を
デイセーブルとして、で示すバス使用サイクル
が終了しても、に示す如く、データの送出が停
止するまでに遅延時間が発生する。
るバス使用許可信号と、フリツプフロツプ１１の
出力とにより、第６図に示す如く、バス出力許
可信号を送出し、ドライバ７をイネーブルとす
る。ここで、ドライバ７は第６図データに示す如
く、データをバスに送出するが、バス出力許可
信号を受領してから、ドライバ７が実際にデー
タをバス上に送出するまでに、に示す如く遅延
時間があり、バス出力許可信号がドライバ７を
デイセーブルとして、で示すバス使用サイクル
が終了しても、に示す如く、データの送出が停
止するまでに遅延時間が発生する。
このとで示す遅延時間はドライバ７を構成
する素子に、例えばバイポーラ素子とＣ−MOS
素子があるが、Ｃ−MOS素子の方がバイポーラ
素子に比し、遅延時間が大きい。プロセツサ１を
構成する各部の論理回路には、各種の素子が使用
されており、これらの素子の遅延時間の差によ
り、で示す遅延時間の大きいドライバに対し、
で示す遅延時間の短いドライバが、バスを共用
している場合、夫々のドライバのバス使用サイク
ルの間に待ち時間を設定しない場合は、バスフア
イトが発生するため、従来はで示すクロツクの
１サイクルをバスフアイト防止サイクルとして、
データの送出を行わないようにしている。第４図
ｂでは、バス使用許可信号を制御部３がバスの使
用状態、例えば同一バスに接続された各部のバス
出力許可信号の状態を監視し、バスが空いたこ
とを検出して、命令処理部２に供給するように説
明したが、このバス使用許可信号は同一バスに接
続された各部が夫々バスの使用状態を監視し、バ
スが空いたことを検出して送出している場合もあ
る。
する素子に、例えばバイポーラ素子とＣ−MOS
素子があるが、Ｃ−MOS素子の方がバイポーラ
素子に比し、遅延時間が大きい。プロセツサ１を
構成する各部の論理回路には、各種の素子が使用
されており、これらの素子の遅延時間の差によ
り、で示す遅延時間の大きいドライバに対し、
で示す遅延時間の短いドライバが、バスを共用
している場合、夫々のドライバのバス使用サイク
ルの間に待ち時間を設定しない場合は、バスフア
イトが発生するため、従来はで示すクロツクの
１サイクルをバスフアイト防止サイクルとして、
データの送出を行わないようにしている。第４図
ｂでは、バス使用許可信号を制御部３がバスの使
用状態、例えば同一バスに接続された各部のバス
出力許可信号の状態を監視し、バスが空いたこ
とを検出して、命令処理部２に供給するように説
明したが、このバス使用許可信号は同一バスに接
続された各部が夫々バスの使用状態を監視し、バ
スが空いたことを検出して送出している場合もあ
る。
上記の如く従来はバスフアイト防止のため、ク
ロツクの１サイクルを割当てている。従つて、デ
ータ転送サイクルに１サイクルを加えて一回のデ
ータ転送を行わねばならず、クロツクの１サイク
ルでデータ転送が行える装置でも、バス上では２
サイクル必要となつてしまい、高速化を妨げる要
因となつているという問題がある。
ロツクの１サイクルを割当てている。従つて、デ
ータ転送サイクルに１サイクルを加えて一回のデ
ータ転送を行わねばならず、クロツクの１サイク
ルでデータ転送が行える装置でも、バス上では２
サイクル必要となつてしまい、高速化を妨げる要
因となつているという問題がある。
第１図は本発明の原理ブロツク図である。
本発明では第５図で使用したクロツクの外に、
端子Ｂからタイミング作成手段１７に、クロツク
とは逆位相の新たな制御用クロツクを供給し、該
タイミング作成手段１７に、端子Ｃから入るバス
使用許可信号に基づき、クロツクの1/2サイクル
後に出力許可タイミングを送出させる。
端子Ｂからタイミング作成手段１７に、クロツク
とは逆位相の新たな制御用クロツクを供給し、該
タイミング作成手段１７に、端子Ｃから入るバス
使用許可信号に基づき、クロツクの1/2サイクル
後に出力許可タイミングを送出させる。
そして、この出力許可タイミングと、端子Ａ
から入るクロツクと、前記バス使用許可信号とに
基づき、データ送出期間作成手段１８により、バ
ス出力許可信号をクロツクの1/2サイクルの整
数倍の時間送出出来るようにして、バスフアイト
防止サイクルを第５図の場合の1/2、即ちクロツ
クの1/2サイクルにするものである。
から入るクロツクと、前記バス使用許可信号とに
基づき、データ送出期間作成手段１８により、バ
ス出力許可信号をクロツクの1/2サイクルの整
数倍の時間送出出来るようにして、バスフアイト
防止サイクルを第５図の場合の1/2、即ちクロツ
クの1/2サイクルにするものである。
上記の如く構成することにより、タイミング作
成手段１７はデータ送出期間作成手段１８に対
し、バス使用許可信号を受信してから、クロツク
の1/2サイクルの後に、ドライバ７をイネーブル
とし、且つクロツクの1/2サイクルの整数倍のバ
ス出力許可信号をドライバ７に送出させること
を可能とするため、バスフアイト防止サイクルを
クロツクの1/2サイクルに縮小し、データ転送の
高速化を実現させることが出来る。
成手段１７はデータ送出期間作成手段１８に対
し、バス使用許可信号を受信してから、クロツク
の1/2サイクルの後に、ドライバ７をイネーブル
とし、且つクロツクの1/2サイクルの整数倍のバ
ス出力許可信号をドライバ７に送出させること
を可能とするため、バスフアイト防止サイクルを
クロツクの1/2サイクルに縮小し、データ転送の
高速化を実現させることが出来る。
実施例〕
第２図は本発明の一実施例を示す回路のブロツ
ク図で、第３図は第２図の動作を説明するタイム
チヤートである。
ク図で、第３図は第２図の動作を説明するタイム
チヤートである。
第２図において、端子Ａからは第５図と同様
に、第３図Ａに示す如きクロツクがAND回路１
４に入力する。又、端子Ｂからは第４図ｂに示す
制御部３が送出する第３図Ｂに示す如き、クロツ
クとは逆位相の制御用クロツクがフリツプフロツ
プ１３に入力する。この制御用クロツクはクロツ
クと同様に高速の基準クロツクからフリツプフロ
ツプ等により分周されて作成される。
に、第３図Ａに示す如きクロツクがAND回路１
４に入力する。又、端子Ｂからは第４図ｂに示す
制御部３が送出する第３図Ｂに示す如き、クロツ
クとは逆位相の制御用クロツクがフリツプフロツ
プ１３に入力する。この制御用クロツクはクロツ
クと同様に高速の基準クロツクからフリツプフロ
ツプ等により分周されて作成される。
端子Ｃからはバス使用許可信号がフリツプフロ
ツプ１３のＪ端子と、AND回路１４及び１５に
入力する。フリツプフロツプ１３はＪ端子が
“１”となり、制御用クロツクが立ち下がるとセ
ツトされ、第３図に示す如く、出力許可タイミ
ングとしてＱ端子から“１”をAND回路１５と
フリツプフロツプ１３のＫ端子に送出する。フリ
ツプフロツプ１３はＪ端子とＫ端子が共に“１”
となるため、次の制御用クロツクの立ち下がりで
リセツトされる。
ツプ１３のＪ端子と、AND回路１４及び１５に
入力する。フリツプフロツプ１３はＪ端子が
“１”となり、制御用クロツクが立ち下がるとセ
ツトされ、第３図に示す如く、出力許可タイミ
ングとしてＱ端子から“１”をAND回路１５と
フリツプフロツプ１３のＫ端子に送出する。フリ
ツプフロツプ１３はＪ端子とＫ端子が共に“１”
となるため、次の制御用クロツクの立ち下がりで
リセツトされる。
AND回路１４はクロツクとバス使用許可信号
が共に“１”の時NOR回路１６に“１”を送出
し、AND回路１５はバス使用許可信号とフリツ
プフロツプ１３のＱ端子が共に“１”を送出して
いる時、“１”をNOR回路１６に送出する。
が共に“１”の時NOR回路１６に“１”を送出
し、AND回路１５はバス使用許可信号とフリツ
プフロツプ１３のＱ端子が共に“１”を送出して
いる時、“１”をNOR回路１６に送出する。
従つて、NOR回路１６は第３図に示す如く、
バス出力許可信号を送出し、ドライバ７をイネー
ブルとする。ドライバ７は第３図データに示す如
く、データをバスに送出する。
バス出力許可信号を送出し、ドライバ７をイネー
ブルとする。ドライバ７は第３図データに示す如
く、データをバスに送出する。
フリツプフロツプ１３がリセツトされた後は、
AND回路１５は“０”を送出するが、AND回路
１４はクロツクとバス使用許可信号とにより、
“１”をNOR回路１６に送出するため、NOR回
路１６は第３図に示す如く、バス出力許可信号
を送出し続ける。そして、クロツクとバス使用許
可信号が立ち下がるとAND回路１４も“０”を
送出するため、NOR回路１６はドライバ７をデ
イセーブルとする。
AND回路１５は“０”を送出するが、AND回路
１４はクロツクとバス使用許可信号とにより、
“１”をNOR回路１６に送出するため、NOR回
路１６は第３図に示す如く、バス出力許可信号
を送出し続ける。そして、クロツクとバス使用許
可信号が立ち下がるとAND回路１４も“０”を
送出するため、NOR回路１６はドライバ７をデ
イセーブルとする。
第３図のタイムチヤートはデータ転送に1.5サ
イクル必要な場合、バスサイクルが２サイクルで
済むことを示している。即ち、バスフアイト防止
サイクルはクロツクの1/2サイクルであることを
示す。
イクル必要な場合、バスサイクルが２サイクルで
済むことを示している。即ち、バスフアイト防止
サイクルはクロツクの1/2サイクルであることを
示す。
〔発明の効果〕
以上説明した如く、本発明はバスフアイト防止
のため、クロツクの１サイクルを費やすこと無
く、1/2サイクルに削減することが可能であるた
め、データ転送の高速化を図ることが出来る。
のため、クロツクの１サイクルを費やすこと無
く、1/2サイクルに削減することが可能であるた
め、データ転送の高速化を図ることが出来る。
第１図は本発明の原理ブロツク図、第２図は本
発明の一実施例を示す回路のブロツク図、第３図
は第２図の動作を説明するタイムチヤート、第４
図は従来の技術を説明するブロツク図、第５図は
タイミング制御回路の一例を示すブロツク図、第
６図は第５図の動作を説明するタイムチヤートで
ある。 図において、１はプロセツサ、２は命令処理
部、３は制御部、４はキヤツシユメモリ、５は主
記憶、６はタイミング制御回路、７，１０はドラ
イバ、８，９はレシーバ、１１，１３はフリツプ
フロツプ、１２はNAND回路、１４，１５は
AND回路、１６はNOR回路、１７はタイミング
作成手段、１８はデータ送出期間作成手段であ
る。
発明の一実施例を示す回路のブロツク図、第３図
は第２図の動作を説明するタイムチヤート、第４
図は従来の技術を説明するブロツク図、第５図は
タイミング制御回路の一例を示すブロツク図、第
６図は第５図の動作を説明するタイムチヤートで
ある。 図において、１はプロセツサ、２は命令処理
部、３は制御部、４はキヤツシユメモリ、５は主
記憶、６はタイミング制御回路、７，１０はドラ
イバ、８，９はレシーバ、１１，１３はフリツプ
フロツプ、１２はNAND回路、１４，１５は
AND回路、１６はNOR回路、１７はタイミング
作成手段、１８はデータ送出期間作成手段であ
る。
Claims (1)
- 【特許請求の範囲】 １ バスの使用を許可する信号とクロツクに対し
逆位相の制御用クロツクを供給され、該バス使用
許可信号が与えられてから、クロツクの1/2サイ
クル後に、該制御用クロツクにより、バスにデー
タを送出するドライバ７のデータ送出タイミング
を送出するタイミング作成手段１７と、 クロツクと該タイミング作成手段１７が送出す
るタイミングと該バス使用許可信号を供給され、
データの送出停止タイミングを作成するデータ送
出期間作成手段１８とを設け、 前記タイミング作成手段１７が送出するタイミ
ングで前記ドライバ７をイネーブルとし、前記デ
ータ送出期間作成手段１８が送出するデータ送出
停止タイミングにより、該ドライバ７をデイセー
ブルとすることで、バス使用許可信号が与えられ
てから、クロツクの1/2サイクルの期間は、バス
上にデータの送出を禁止するようにしたことを特
徴とするバス上のデータ衝突防止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62121507A JPS63285658A (ja) | 1987-05-19 | 1987-05-19 | バス上のデ−タ衝突防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62121507A JPS63285658A (ja) | 1987-05-19 | 1987-05-19 | バス上のデ−タ衝突防止回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63285658A JPS63285658A (ja) | 1988-11-22 |
| JPH0461387B2 true JPH0461387B2 (ja) | 1992-09-30 |
Family
ID=14812907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62121507A Granted JPS63285658A (ja) | 1987-05-19 | 1987-05-19 | バス上のデ−タ衝突防止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63285658A (ja) |
-
1987
- 1987-05-19 JP JP62121507A patent/JPS63285658A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63285658A (ja) | 1988-11-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |