JPS61156455A - バス分岐延長方式 - Google Patents
バス分岐延長方式Info
- Publication number
- JPS61156455A JPS61156455A JP27599084A JP27599084A JPS61156455A JP S61156455 A JPS61156455 A JP S61156455A JP 27599084 A JP27599084 A JP 27599084A JP 27599084 A JP27599084 A JP 27599084A JP S61156455 A JPS61156455 A JP S61156455A
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- JP
- Japan
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- bus
- signal
- branch extension
- basic
- branch
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はバス分岐延長方式に関するもので特にシステム
構成の拡張に使用されるものである。
構成の拡張に使用されるものである。
コンピュータシステムにおいて複数の機器間で並列情報
を一括伝送するための共通信号路としてバスが用いられ
るが、システム拡張等のためにバスを分岐延長する場合
、第３図に示すような構成が採用されている。
を一括伝送するための共通信号路としてバスが用いられ
るが、システム拡張等のためにバスを分岐延長する場合
、第３図に示すような構成が採用されている。
これによれば、例えばＣＰＵが接続されている基本バス
１とＩ１０コントローラが接続されている分岐延長バス
２間にバス分岐延長機構１０が設けられており、アドレ
スバスおよびコントロールバス４並びにデータバス５に
ついてドライブ作用を行うバストランシーバ７および９
を備えている。
１とＩ１０コントローラが接続されている分岐延長バス
２間にバス分岐延長機構１０が設けられており、アドレ
スバスおよびコントロールバス４並びにデータバス５に
ついてドライブ作用を行うバストランシーバ７および９
を備えている。
これらのバスについて方向制御を行うためにコマンドバ
ス３−１〜３−３が設けられており、バス使用要求信％
ＢＲＱを搬送する双方向バス３−１は特に接続が行われ
ずに通過しているが、バス使用中を表わす信号ＢＢＳＹ
を搬送するバス３−２はフリップフロップ６のクロック
（ＯＫ）端子に入力され、またバス使用許可信号ＭＯＫ
を搬送するバス３−３はフリップフロップ６のセット端
子に入力されている。このフリップフロップ６のＱ出力
ＦＤＩＲはパストランシーバ７およびデコーダ８を介し
てバスドライバ９のそれぞれＤＩＲ端子に入力されてい
る。
ス３−１〜３−３が設けられており、バス使用要求信％
ＢＲＱを搬送する双方向バス３−１は特に接続が行われ
ずに通過しているが、バス使用中を表わす信号ＢＢＳＹ
を搬送するバス３−２はフリップフロップ６のクロック
（ＯＫ）端子に入力され、またバス使用許可信号ＭＯＫ
を搬送するバス３−３はフリップフロップ６のセット端
子に入力されている。このフリップフロップ６のＱ出力
ＦＤＩＲはパストランシーバ７およびデコーダ８を介し
てバスドライバ９のそれぞれＤＩＲ端子に入力されてい
る。
このような回路の動作は第４図のタイムチャートに示さ
れており、分岐延長バスの使用要求信号ＷτπがＣＰＵ
あるいはＩ１０コントローラのいずれかよりコマンドバ
ス３−１上に送出されるとこれを受は取ったＣＰＵある
いはＩ１０コントローラのうち優先度の高いものから所
定時間ｔ１経過後にバス使用許可信号ＭＯＫがコマンド
バス３−３上に出力され、ＢＲＱ信号を発生している最
上位の優先度を有する装置がバス使用権を得てバス使用
中信号ＢＢＳＹをコマンドバス３−２上に出力する。こ
のＭＯＫ信号はフリップフロップ６のセット入力、ＢＢ
ＳＹ信号は同じくり゛ロック入力となっており、またＤ
端子には接地電位Ｇが、ＣＬＲ端子には電源電位■が与
えられているため、フリップフロップ６のＱ出力として
バス使用権があることを意味するＦＤＩＲ信号が出力さ
れる。
れており、分岐延長バスの使用要求信号ＷτπがＣＰＵ
あるいはＩ１０コントローラのいずれかよりコマンドバ
ス３−１上に送出されるとこれを受は取ったＣＰＵある
いはＩ１０コントローラのうち優先度の高いものから所
定時間ｔ１経過後にバス使用許可信号ＭＯＫがコマンド
バス３−３上に出力され、ＢＲＱ信号を発生している最
上位の優先度を有する装置がバス使用権を得てバス使用
中信号ＢＢＳＹをコマンドバス３−２上に出力する。こ
のＭＯＫ信号はフリップフロップ６のセット入力、ＢＢ
ＳＹ信号は同じくり゛ロック入力となっており、またＤ
端子には接地電位Ｇが、ＣＬＲ端子には電源電位■が与
えられているため、フリップフロップ６のＱ出力として
バス使用権があることを意味するＦＤＩＲ信号が出力さ
れる。
この信号はパストランシーバ７のＤＩＲ端子に直接、お
よびＦＤＩＲ信号とアドレスバスコントロール信号を共
にデコーダ８でデコードした信号としてパストランシー
バ９のＤＩＲ端子に入力され、バス４．５の転送方向の
制御が行われる。
よびＦＤＩＲ信号とアドレスバスコントロール信号を共
にデコーダ８でデコードした信号としてパストランシー
バ９のＤＩＲ端子に入力され、バス４．５の転送方向の
制御が行われる。
しかしながら、このような従来のバス分岐延長方式にお
いては各機器はバス使用要求信号ＢＲＱおよびバス使用
中信号８ＢＳＹを監視している必要があり、これらを搬
送するコマンドバスは基本バスおよび分岐延長バス間に
バスドライバを介在させることができず、この結果延長
できる距離は電気的およびタイミング上の制約から長距
離とすることができず、大規模なシステムの構築には適
さない。この場合、無理に長距離の延長を行おうとすれ
ば延長されたバス側に接続されたＩ１０コントローラの
機能を制限せざする得ず、例えば自らはバス使用要求が
できず、ＣＰＵ側からのみアクセスが可能であるという
バススレーブとしての動作しかできないこととなる。
いては各機器はバス使用要求信号ＢＲＱおよびバス使用
中信号８ＢＳＹを監視している必要があり、これらを搬
送するコマンドバスは基本バスおよび分岐延長バス間に
バスドライバを介在させることができず、この結果延長
できる距離は電気的およびタイミング上の制約から長距
離とすることができず、大規模なシステムの構築には適
さない。この場合、無理に長距離の延長を行おうとすれ
ば延長されたバス側に接続されたＩ１０コントローラの
機能を制限せざする得ず、例えば自らはバス使用要求が
できず、ＣＰＵ側からのみアクセスが可能であるという
バススレーブとしての動作しかできないこととなる。
また、従来例の動作においてはバス使用要求信号ＢＲＱ
がアクティブとなってからバス使用中信号ＢＢＳＹがア
クティブとなるまでの時間ｔ２は、バス伝送路における
遅延等を考慮してすでに出力されたバス使用要求信号に
よるバス争奪の時間となっているため新たな使用要求が
できす、無駄な遅延時間となるという問題がある。
がアクティブとなってからバス使用中信号ＢＢＳＹがア
クティブとなるまでの時間ｔ２は、バス伝送路における
遅延等を考慮してすでに出力されたバス使用要求信号に
よるバス争奪の時間となっているため新たな使用要求が
できす、無駄な遅延時間となるという問題がある。
本発明はこのような従来技術の問題点を解決するためな
されたものでバスアクヒス要求を行うバスマスタとして
の機能を損わずに長距離の分岐延長を可能とし、しかも
無駄な遅延時間を伴わないバス分岐延長方式を提供する
ことを目的とする。
されたものでバスアクヒス要求を行うバスマスタとして
の機能を損わずに長距離の分岐延長を可能とし、しかも
無駄な遅延時間を伴わないバス分岐延長方式を提供する
ことを目的とする。
上記目的達成のため、本発明にかかるバス分岐延長方式
においては分岐延長バスが使用中でなくかつバス使用要
求があったことを保持しかつ前記基本バスにおけるバス
使用要求との同期化を図る一時記憶部と、この一時記憶
部の出力にもとづき基本バス側でバス使用中またはバス
使用要求がないことを条件にバス使用要求を基本バスに
対し発生する出力部とを備え、基本バスからのバス使用
許可信号により基本バスおよび分岐延長バス間の転送方
向を制御すると共に一時記憶装置をリセットするように
しており、コマンドバス系を別にドライブするため長距
離の分岐延長を可能にするものである。
においては分岐延長バスが使用中でなくかつバス使用要
求があったことを保持しかつ前記基本バスにおけるバス
使用要求との同期化を図る一時記憶部と、この一時記憶
部の出力にもとづき基本バス側でバス使用中またはバス
使用要求がないことを条件にバス使用要求を基本バスに
対し発生する出力部とを備え、基本バスからのバス使用
許可信号により基本バスおよび分岐延長バス間の転送方
向を制御すると共に一時記憶装置をリセットするように
しており、コマンドバス系を別にドライブするため長距
離の分岐延長を可能にするものである。
以下、図面を参照しながら本発明にかかるバス分岐延長
方式の一実施例を詳細に説明する。
方式の一実施例を詳細に説明する。
第１図は本発明に使用するバス分岐延長機構１００の一
部を示したもので、ｃｐｕ、主記憶装置 （ＭＭＵ）
、Ｉ１０コントローラ等が接続された基本バス１とＭＭ
Ｕ等をアクセスするＩ１０コントローラが接続された分
岐延長バス２との間に接続されたものである。
部を示したもので、ｃｐｕ、主記憶装置 （ＭＭＵ）
、Ｉ１０コントローラ等が接続された基本バス１とＭＭ
Ｕ等をアクセスするＩ１０コントローラが接続された分
岐延長バス２との間に接続されたものである。
これによれば、バス分岐延長機構１００は２つのバスイ
ンタフェース２０．３０といくつかの論理回路から成っ
ている。このうら基本バス側のバスインタフェース２０
．は、分岐延長バス側からの信号と後述する競合回路等
の他の条件との一致を見るＮΔＮＤゲート１４、この出
力をプリセット入力するフリップフロップ１３、このＱ
出力を反転させてバス使用要求信号ππてゴとして基本
バス１側へ送出するインバータ１２、基本バス１から発
生した許可信号ＯＫを反転させるインバータ１１、この
イ′ンバータ１１の出力とフリップフロップ１３のＱ出
力の否定論理積を作り許可信号ＤＯＫとして出力するＮ
ＡＮＯゲート１５、およびバス使用要求信号「πで］が
アクティブでバス使用中信号ＢＢＳＹＩがインアクティ
ブである間には新たなバス使用要求を発生できないバス
競合回路（図示せず）を備えている。
ンタフェース２０．３０といくつかの論理回路から成っ
ている。このうら基本バス側のバスインタフェース２０
．は、分岐延長バス側からの信号と後述する競合回路等
の他の条件との一致を見るＮΔＮＤゲート１４、この出
力をプリセット入力するフリップフロップ１３、このＱ
出力を反転させてバス使用要求信号ππてゴとして基本
バス１側へ送出するインバータ１２、基本バス１から発
生した許可信号ＯＫを反転させるインバータ１１、この
イ′ンバータ１１の出力とフリップフロップ１３のＱ出
力の否定論理積を作り許可信号ＤＯＫとして出力するＮ
ＡＮＯゲート１５、およびバス使用要求信号「πで］が
アクティブでバス使用中信号ＢＢＳＹＩがインアクティ
ブである間には新たなバス使用要求を発生できないバス
競合回路（図示せず）を備えている。
また、バスインタフェース３０はバスインタフェース２
０より出力された許可信号ＤＯＫを分岐延長バス側に送
ると共に分岐延長バスに接続されたＩ１０コントローラ
から発生されたバス使用中信号ＢＢＳＹ２によってバス
トランシーバ（図示せず）を駆動し各バスのドライブと
方向制御を行うものである。
０より出力された許可信号ＤＯＫを分岐延長バス側に送
ると共に分岐延長バスに接続されたＩ１０コントローラ
から発生されたバス使用中信号ＢＢＳＹ２によってバス
トランシーバ（図示せず）を駆動し各バスのドライブと
方向制御を行うものである。
さらに、バスインタフェース２０を通過した分岐延長バ
ス２からのバス使用要求信号Ｗπで］はインバータ２３
で反転されて、同じく分岐延長バス２から出力されたバ
ス使用中信号ＢＢＳＹ２と共にＡＮＤゲート２２に入力
され、その出力が７リツプ７０ツブ２１のりＯツク（Ｏ
Ｋ）端子に入力されている。このフリップフロップ２１
のプリセット入力およびＤ入力には常にハイ（Ｈ）レベ
ル信号が与えられているため、クロック入力の状態によ
り変化するＱ出力が出力されることになり、この出力は
バスインターフェース２０内のＮＡＮＯゲート１３の１
つの端子に入力されている。
ス２からのバス使用要求信号Ｗπで］はインバータ２３
で反転されて、同じく分岐延長バス２から出力されたバ
ス使用中信号ＢＢＳＹ２と共にＡＮＤゲート２２に入力
され、その出力が７リツプ７０ツブ２１のりＯツク（Ｏ
Ｋ）端子に入力されている。このフリップフロップ２１
のプリセット入力およびＤ入力には常にハイ（Ｈ）レベ
ル信号が与えられているため、クロック入力の状態によ
り変化するＱ出力が出力されることになり、この出力は
バスインターフェース２０内のＮＡＮＯゲート１３の１
つの端子に入力されている。
次にこのような構成のバス分岐延長機構の動作を第２図
のタイムチャートを幸照とながら説明する。
のタイムチャートを幸照とながら説明する。
いま、拡張バス２に接続されたＩ１０コントローラの１
つから基本バス１に接続された主記憶装置へアクセスを
行うものとする。このため、分岐延長バス２に接続され
たＩ１０コントローラからバス使用要求信号ＢＲＱ２が
発生ずる。このときにはバス使用中信号百ｍ−はアクテ
ィブとなっていないので、ＡＮＤゲート２２の出力はＨ
側に反転する。これによりフリップフロップ２１の出力
Ｑが反転し、ＮＡＮＤゲート１４を経てフリップフロッ
プ１３に入力される。このフリップフロップ１３は基本
バス１に対するバス使用要求信号８ＲＱ１と基本バスの
バス使用中信号ＢＢＳＹなわちバス使用要求があり、か
つバス使用中となっていない競合状態でないときはセッ
トされて８ＲＱ１信号が発生し、基本バス１へはインバ
ータ１２により反転されＢＲＱ１信号として出力される
。主記憶装置において他の装置からのバス使用要求との
競合の結果、分岐延長バス２に接続された装置の優先度
が高いと判断されたときはバス使用権が与えられ、基本
バス１からはＯＫ倍信号出力される。インバータ１１を
経たＯＫ倍信号フリップフロップ１３のＱ出力であるＢ
ＲＱ１信号とはＮＡＮＤゲート１５に入力されているの
でその出力信号ＤＯＫがアクティブになることによりフ
リップフロップ２１はクリアされる。この許可信号ＤＯ
Ｋが分岐延長バス２に送られることによりこのバス２に
対しバス使用要求信号８ＲＱ２を発生している複数のＩ
１０コントローラのうち最も優先度の高いものがバス使
用中信号ＢＢＳＹ２をアクティブにし、それと共にアド
レス情報、コントローラ信号等もアクティブにする。こ
のＢｅ５Ｙ２信号がアクティブになったことでＡＮＤゲ
−ト２２の出力は再びインアクティブになり、フリップ
フロップ２１は待機状態となる。
つから基本バス１に接続された主記憶装置へアクセスを
行うものとする。このため、分岐延長バス２に接続され
たＩ１０コントローラからバス使用要求信号ＢＲＱ２が
発生ずる。このときにはバス使用中信号百ｍ−はアクテ
ィブとなっていないので、ＡＮＤゲート２２の出力はＨ
側に反転する。これによりフリップフロップ２１の出力
Ｑが反転し、ＮＡＮＤゲート１４を経てフリップフロッ
プ１３に入力される。このフリップフロップ１３は基本
バス１に対するバス使用要求信号８ＲＱ１と基本バスの
バス使用中信号ＢＢＳＹなわちバス使用要求があり、か
つバス使用中となっていない競合状態でないときはセッ
トされて８ＲＱ１信号が発生し、基本バス１へはインバ
ータ１２により反転されＢＲＱ１信号として出力される
。主記憶装置において他の装置からのバス使用要求との
競合の結果、分岐延長バス２に接続された装置の優先度
が高いと判断されたときはバス使用権が与えられ、基本
バス１からはＯＫ倍信号出力される。インバータ１１を
経たＯＫ倍信号フリップフロップ１３のＱ出力であるＢ
ＲＱ１信号とはＮＡＮＤゲート１５に入力されているの
でその出力信号ＤＯＫがアクティブになることによりフ
リップフロップ２１はクリアされる。この許可信号ＤＯ
Ｋが分岐延長バス２に送られることによりこのバス２に
対しバス使用要求信号８ＲＱ２を発生している複数のＩ
１０コントローラのうち最も優先度の高いものがバス使
用中信号ＢＢＳＹ２をアクティブにし、それと共にアド
レス情報、コントローラ信号等もアクティブにする。こ
のＢｅ５Ｙ２信号がアクティブになったことでＡＮＤゲ
−ト２２の出力は再びインアクティブになり、フリップ
フロップ２１は待機状態となる。
このような動作においては、拡張バス２に接続された複
数のＩ１０コントローラから複数のバス使用要求信号Ｂ
ＲＱ２が発生することは禁止されず、第２図に示すよう
にあるＩ１０コントローラからのＢＲＱ２信号の出力が
終了後、点線に示すように他のＩ１０コントローラから
の８ＲＱ２信号が発生していたとすれば、バス使用中信
号ＢＢＳＹ２信号がインアクティブになったとぎはフリ
ップフロップ２１はただちにセットされ、この後上述し
たようなバス使用のための所定動作が行われることとな
る。
数のＩ１０コントローラから複数のバス使用要求信号Ｂ
ＲＱ２が発生することは禁止されず、第２図に示すよう
にあるＩ１０コントローラからのＢＲＱ２信号の出力が
終了後、点線に示すように他のＩ１０コントローラから
の８ＲＱ２信号が発生していたとすれば、バス使用中信
号ＢＢＳＹ２信号がインアクティブになったとぎはフリ
ップフロップ２１はただちにセットされ、この後上述し
たようなバス使用のための所定動作が行われることとな
る。
また、基本バス側から出力されたバス使用許可信号によ
りフリップフロップ２１をクリアすることによりバス使
用要求からバス使用中までのタイミングを基本バスと分
岐延長バス間で同期化を図っているため、分岐延長バス
におけるタイミング差がなくなり分岐延長バスにおける
確実な動作が可能となっている。
りフリップフロップ２１をクリアすることによりバス使
用要求からバス使用中までのタイミングを基本バスと分
岐延長バス間で同期化を図っているため、分岐延長バス
におけるタイミング差がなくなり分岐延長バスにおける
確実な動作が可能となっている。
以上のように本発明によればバスの分岐延長を行う上で
必要なコマンドバス系に対し論理ゲートの組合せよるド
ライブを行なっているので従来の直結に伴う距離の制限
がなく、大規模なシステム構築が可能となる。
必要なコマンドバス系に対し論理ゲートの組合せよるド
ライブを行なっているので従来の直結に伴う距離の制限
がなく、大規模なシステム構築が可能となる。
また、基本バスと分岐延長バス間でタイミングの一致を
図っているため、遅延時間の問題が生じず、分岐延長バ
スを基本バスと全く同じ構造とすることができる上、複
数台の分岐延長機構を複数台接続することができ、シス
テム設計の容易化を図ることができる。
図っているため、遅延時間の問題が生じず、分岐延長バ
スを基本バスと全く同じ構造とすることができる上、複
数台の分岐延長機構を複数台接続することができ、シス
テム設計の容易化を図ることができる。
さらに、分岐延長バス側で発生したバス使用中信号は分
岐延長機構内では単方向にのみ移動するため、従来のよ
うな双方に伴う複雑な制御等の問題を生じない。
岐延長機構内では単方向にのみ移動するため、従来のよ
うな双方に伴う複雑な制御等の問題を生じない。
第１図は本発明にかかるバス分岐延長方式において使用
するバス分岐延長機構の主要な構成を示す回路図、第２
図は第１図における動作を示すタイムチャート、第３図
は従来のバス分岐延長機構の構成を示す回路図、第４図
は第３図における動作を示すタイムチャートである。 １・・・基本バス、２・・・分岐延長バス、１１．１２
゜２３・・・インバータ、１３．２１・・・フリップフ
ロップ、１４．１５・・−ＮＡＮＤゲート、２０．３０
・・・バスインターフェース、２２・・・ＡＮＤゲート
、１００・・・バス分岐延長機構。 出願人代理人 猪 股 清 １２図
するバス分岐延長機構の主要な構成を示す回路図、第２
図は第１図における動作を示すタイムチャート、第３図
は従来のバス分岐延長機構の構成を示す回路図、第４図
は第３図における動作を示すタイムチャートである。 １・・・基本バス、２・・・分岐延長バス、１１．１２
゜２３・・・インバータ、１３．２１・・・フリップフ
ロップ、１４．１５・・−ＮＡＮＤゲート、２０．３０
・・・バスインターフェース、２２・・・ＡＮＤゲート
、１００・・・バス分岐延長機構。 出願人代理人 猪 股 清 １２図
Claims (1)
- 【特許請求の範囲】 １、互いに分離され、それぞれ他の装置にアクセス要求
できる装置を接続した基本バスおよびこれに対し分岐延
長される分岐延長バス間におけるバス分岐延長方式であ
って、 前記分岐延長バスにおいてそのバスが使用中でなくかつ
バス使用要求があったことを保持しかつ前記基本バスに
おけるバス使用要求との同期化を図る一時記憶部と、こ
の一時記憶部の出力にもとづき前記基本バス側でバス使
用中またはバス使用要求がないことを条件にバス使用要
求を前記基本バスに対し発生する出力部とを備え、 前記基本バスからのバス使用許可信号により前記基本バ
スおよび前記分岐延長バス間の転送方向を制御すると共
に前記一時記憶部をリセットするようにしたバス分岐延
長方式。 ２、一時記憶部が分岐延長バス側のバス使用要求があり
、バス使用中でないときはセットされ、バス使用許可信
号によりクリアされるフリップフロップである特許請求
の範囲第１項記載のバス分岐延長方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27599084A JPS61156455A (ja) | 1984-12-28 | 1984-12-28 | バス分岐延長方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27599084A JPS61156455A (ja) | 1984-12-28 | 1984-12-28 | バス分岐延長方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61156455A true JPS61156455A (ja) | 1986-07-16 |
Family
ID=17563233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27599084A Pending JPS61156455A (ja) | 1984-12-28 | 1984-12-28 | バス分岐延長方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61156455A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0348148A2 (en) * | 1988-06-21 | 1989-12-27 | Tandem Computers Incorporated | SCSI converter |
| US9595769B2 (en) | 2012-07-10 | 2017-03-14 | Japan Aviation Electronics Industry, Ltd. | Terminal temporary holding structure and resolver including terminal temporary holding structure |
-
1984
- 1984-12-28 JP JP27599084A patent/JPS61156455A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0348148A2 (en) * | 1988-06-21 | 1989-12-27 | Tandem Computers Incorporated | SCSI converter |
| US9595769B2 (en) | 2012-07-10 | 2017-03-14 | Japan Aviation Electronics Industry, Ltd. | Terminal temporary holding structure and resolver including terminal temporary holding structure |
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