JPS60252979A - Ｃｍｏｓ入出力回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明はＣＭＯ８入出力回路、特にマイクロゾロセッ
サに好適なＣＭＯ８入出力回路に関するものである。

（従来の技術） 近年消費電力の少ないＣＭＯ８型ＩＣマイクロゾロセ、
すおヨヒマイクロコンピュータの用途が増加している。

これらＩＣ装置はＩ１０ポートピン端子と内部データバ
ス間に双方向に情報を伝達させる複数のＣＭＯ８型入出
力回路を内蔵している。

ＣＭＯ３入出力回路は、一般に、Ｉｌｏ　７＋？−トビ
ン端子に接続されたＣＭＯ８出力パッファと、Ｉ１０ビ
ン端子の信号を入力し且つ雑音マージンを大きくするＣ
ＭＯ３人カバ、ファと、このＣＭＯ３人カバツカバッフ
ァ信号を内部データバスへ選択的に伝達する回路を内蔵
している。

従来のＣＭＯ３出カバ、ファを含む入出力回路は、例え
ば、インテル社発行「マイクロコントローラハンドブッ
ク４１９８３年版１ｏ−１および１０−２−２−ノに記
載されている。しかしこの従来の入出力回路はＩ１０ポ
ートをフローティング状態にすることができない。従っ
てこの入出力回路はＩ１０ポートに接続される外部回路
の論理状態とＩ１０ポートの出力論理レベルを一致させ
た後、・ぐワーダウンモードに入る必要がある。このＣ
ＭＯ８入出力回路は、ゾロセッサの処理機能を停止させ
、且つ消費電力を減少させて待機するパワーダウンモー
ド時、ＣＭＯ８出力バッファをフローティング状態にし
てＩ１０ポートビン端子と内部データバス間を電気的に
分離して、外部回路の影響を除去する機能を持つことが
望まれる。

（発明が解決しようとする問題） この場合、Ｉ１０ポートピン端子が開放状態（高入力イ
ンピーダンス）になると、電位がフローティング状態に
なシ、ＣＭＯ３人カパッファを構成するＰおよびＮチャ
ンネルＭＯ３）ランノスタが同時に導通状態となり、パ
ワーダウンモードにおい一’１電力を消費する。

Ｉ１０ポートビン端子に外付けのシルア、ノ又はゾルダ
ウン抵抗を接続してＣＭＯ８人カバ、フ了の人力ダート
の電位をＨ又はＬレベルに固定すると、Ｉ１０ポートビ
ン端子のフローティング状態を防止することができるが
、この外付抵抗による電力消費が発生する。又外付抵抗
部品のための取付場所が必要となり、使用者にとってＣ
ＭＯ８入出力回路を含むＣＭＯ３ＩＣ装置の取扱いが不
便であった。

本発明の目的はパワーダウン時において確実に低消費電
力動作が可能なＣＭＯ３入出力回路を提供することにあ
る。

本発明の他の目的はＩ１０ポートのフローティング状態
を防止する外付のシルアツノ又はゾルダウン抵抗を必要
としないＣＭＯ８入出力回路を提供することにある。

（問題点を解決するための手段） 本発明のＣＭＯ８人出カ人出金回路Ｏ８出カバ、ファ回
路を含み、データバスとＩｌｏ　、ｔ？−）端子間に信
号を双方向に伝達するＣＭＯ８人出方回路において、こ
のＣＭＯＳパ、ファ回路がフローティング状態にある時
、制御信号によｆｉ　Ｉ１０ポートの情報にかかわらず
、ＩＩＬ”又けＨ”レベルに固定された出力信号を出力
する入力制御回路を有することを特徴とする。

（実施例） 第２図は例えば、マイクロプロセッサ内のデータバスに
結合された本発明による複数のＣＭＯ８人出カ人出金回
路ている。

第１図において、ＣＭＯ８人出方回路１０２，１０４゜
１０６．１０８の一方の入出力部は内部データバス１０
０の各ビット線に接続され、他方の人出力部はＩｌｏ　
ＰＯＲＴ　１〜４に接続されている。

Ｉ１０入出力回路において、書込み信号Ｗが入力される
とデータバス１００の内容がＩｌｏ　ＰＯＲＴへ出力さ
れ、読込み信号Ｒが入力されるとＩｌｏ　ＰＯＲＴの内
容がデータバス１００へ入力される。又マイクロプロセ
ッサのパワーダウンモード時に制御信号Ｃが入力される
と、Ｉｌｏ　ＰＯＲＴをフローティング状態にすると共
に、内部制御回路の出力レベルをＩＩ　Ｌ　Ｈ又は”Ｈ
”レベルに固定して、Ｉｌｏ　ＰＯＲＴ　（Ｄ電位レベ
ルが変動しても内部制御回路がオンオフ動作しない様に
して、パワーダウン時においてもＣＭＯ８入出力回路の
低消費電力化を実現する。

第１図は本発明のＣＭＯ８入出力回路の好ましい実施例
である。

帛 第１図において、入出力回路１０２は書込信号Ｗが入力
されるとデータバスのビットラインＢ３の信号を一時的
に記憶且つ出力するランチ回路２００と、ＰおよびＮＭ
Ｏ３）ランジスタから構成され且つＩｌｏ　ＰＯＲＴ　
１に接続された出力部を有するＣＭＯ３出カバソファ２
０２と、ラッチ回路２００の出力信号を出力バッファ２
０２へ伝達し且つ制御信号Ｃが入力されると出力・ぐッ
ファ２０２のＰおよびＮＭＯ８）ランジスタを非導通状
態にする出力制御回路２０４と、読込み信号Ｒが入力さ
れるとＩｌｏ　ＰＯＲＴ　ｌの信号をビットラインＢ３
へ伝達する入カバ、ファ回路２０６と、Ｉｌｏ　ＰＯＲ
Ｔ　１の信号をケ゛−ト回路２０６へ伝達し且つ前述の
制御信号Ｃが入力されるとＩｌｏ　ＰＯＲＴ　１とゲー
ト回路２０６間をしゃ断する入力バッファ回路２０８か
ら構成されている。ラッチ回路２００は、例えば、０Ｍ
０８回路により構成されたデータタイプフリッゾフロッ
ゾ回路である。出力制御回路２０４は、例えば、ＣＭＯ
Ｓインノぐ一夕２１０　、ＣＭＯ３ＯＲ論理回路２１２
、ＣＭＯ８ＮＯＲ論理回路２１４から構成される。入力
・ぐッファ回路２０６は、例えば第６図の如き直列接続
されたｎ　ＭＯＳ　）ランノスタで構成される。入力制
御回路２０８は、例えば、ＮＯＲ論理回路２１８であり
、第７図の如（ＣＭＯ３回路から構成される。

次に第３図、第４図、第５図のタイミング図を参照して
本発明のＣＭＯ８入出力回路の動作を説明する。

（１）データ出力モード 第３図を参照してデータバス１００のビットラインＢ３
のデータをＩｌｏ　ＰＯＲＴ　１へ伝達するデータ出力
モードを説明する。ステート８１期間において、例えば
ビットラインＢ３、書込み信号Ｗ、読込み信号Ｒ１制御
信号Ｃ、Ｉｌｏ　ＰＯＲＴ　１は全て“Ｌ”レベル状態
にあるものと仮定する。

まずステート８２期間に、ビットラインＢ３が″Ｈ＃レ
ベルになる。次にこのビットラインＢ３のＨレベル信号
をＩｌｏ　ＰＯＲＴ　１へ出力するため、ラッチ回路２
００に書込み信号Ｗが入力されると、ラッチ回路２００
はビットラインＢ３の”Ｈ″レベル信号保持し、且つ出
力制御回路２０４に出力する。

同時に、制御信号Ｃは＋ｔ　Ｌ”レベルのままであるの
で、この出力制御回路２０４は出力パノファ２０２のＰ
およびＮＭＯ８）ランノスタへ“Ｌ”レベル信号を出力
する。従って出力バッファ２０２の出力は＋ＬＨ”レベ
ル信号になるので、ビットラインＢ３の”Ｈ”レベル信
号がＩｌｏ　ＦＯＲＴ　３へ伝達されたことになる。

（２）データ入力モード 第４図を参照して、Ｉｌｏ　ＰＯＲＴ　１のデータをビ
。

トラインＢ３へ伝達するデータ入力モードを説明する。

まずステート８１期間において、例えば、ｌ１０ＰＯＲ
Ｔ　１、書込み信号Ｗ、読込み信号Ｒ１制御信号Ｃは全
てＬ”レベル状態にあシ、且つ、データ・ぐスのビット
ラインＢ３および入カパッファ２０６の信号は”Ｈ″レ
ベル状態あるものと仮定する。

この場合、制御信号ＣがＩＩＬ″レベルでちるので、人
力制御回路２０８はＩｌｏ　ＰＯＲＴ　１に印加されて
いる”　Ｌ　”レベル反転信号＋Ｌ　Ｈ１１レベル信号
を出力する。

次にステー）３２期間に゛°Ｈ″レベルの読出し信号Ｒ
が入力されると、読出し信号Ｒの出力期間中入カバ、フ
ァ２０６は”Ｌ”レベルの信号をビットラインＢ３へ出
力する。このビットラインのＬ”レベル信号は、例えば
、マイクロプロセッサ内のメモリへ蓄積される。

次にステー）８３期間において、読出し信号Ｒが再び″
Ｌルベルになると、ビットラインＢ３は”Ｈ”レベル状
態になる。

（３）パワーダウンモード 次にパワーダウンモードにおけるＣＭＯＳ入出力回路１
０２の動作を第５図を参照して説明する。

まずステートＳ１期間において、書込み信号Ｗ、読込み
信号Ｒ１制御信号Ｃは全て′Ｌ”レベル状態にあシ且つ
ビットラインＢ３の信号は°Ｈ”レベル状態にあり、Ｉ
ｌｏ　ＰＯＲＴ　１の信号は°′Ｈ”又は゛°Ｌ°ルベ
ル状態にあるものと仮定する。

次にステー）８２期間に・やワーダウンモードになると
、例えば、マイクロプロセッサ又はマイクロコンピュー
タ内部のレジスタ（図示せス）カらＩＩ　ＨＩＩレベル
の制御信号Ｃが出力制御回路２０４および入力制御回路
２０８に入力される。

これにより、ラッチ回路２００の出力信号状態にかかわ
らず、出力制御回路２０４のＯＲ回路２１２および２　
Ｊ　４　ＮＯＲ回路はそれぞれ°′Ｈ”およびＬ”レベ
ル信号を出力バッファ２０２のＰおよびＮＭＯＳトラン
ジスタのゲートに出力する。従って出カバ、ファ２０２
のＰおよびＮＭＯ３）ランノスタは共に非導通状態とな
るため、Ｉｌｏ　ＰＯＲＴ　１はフローティング状態と
なる。一方入力制御回路２０８の出力信号はＨレベルの
制御信号Ｃにより、ｌ１０ＰＯＲＴ　ｌの出力状態にか
かわらず、強制的にＩＩＬ”レベルになる。この場合、
入力制御回路２０８として例えば第６図に示される様に
、ＣＭＯ８ＮＯＲ回路を使用すると、負荷を構成する直
列接続された複数のＰＭＯ８）ランジスタの一方が必ず
非導通状態に固定されるので、Ｉｌｏ　ＰＯＲＴ　１の
電位レベルが変動しても入力制御回路２０８の電源端子
■ＤＤと接地間が導通することが防止される。

本発明の実施例において、入力制御回路２０８に第８図
に示される様にヒステリシス特性を持つＣＭＯ８ＮＯＲ
回路を使用すると、高雑音マージンが得られるので、通
常動作時のＩｌｏ　ＦＯＲＴの電位レベルの変動に対し
てよシ安定な特性が得られる。

又入力制御回路２０８にＣＭＯ８ＯＲ回路を使用してパ
ワーダウン時”Ｈ”レベルに固定することも可能である
。この場合人カバ、ファ２０６の入力部はインバータ機
能が不要となる。

（発明の効果） 以上説明した様に本発明によるＣＭＯ３入出力回路は、
ｉＥクワ−ウンモードにおいて、Ｉｌｏ　ＰＯＲＴがフ
ローティング状態にあり、且つその電位レベルが変動し
ても、電源電位から接地電位へかん通電流が流れる回路
成分がないので、低消費電力化が可能となる。

更に従来回路のようにＩｌｏ　ＰＯＲＴに外付けのシル
アソゲ抵抗又はゾルダウン抵抗を接続することなく、Ｃ
ＭＯ８入出力回路をパワーダウンモードにすることがで
きるので、システムを構成する場合の構成素子数の削減
および空間占有率の向上が可能となる。

本発明のＣＭＯ８入出力回路はＣＭＯＳマイクロノロセ
ッサおよびＣＭＯＳマイクロコンピュータの入出力回路
として特に好適である。

【図面の簡単な説明】

第１図は本発明によるＣＭＯ８入出力回路の一実施例で
ある。 第２図は本発明による複数のＣＭＯ８入出力回路のブロ
ック図である。 第３図は本発明によるＣＭＯ８人出力回路のデータ出力
モードを示すタイミング図である。 第４図は本発明によるＣＭＯ３入出力回路のデータ入力
モードを示すタイミング図である。 第５図は本発明によるＣＭＯ８入出力回路のｉｅクワ−
ウンモードを示すタイミング図でちる。 第６図は第１図に示される入カバ、ファ回路の一実施例
を示す図である。 第７図は第１図に示される入力制御回路の一実施例を示
す図である。 第８図はヒステリシス特性を有する入力制御回路を示す
図である。 １０２．１０４，１０６．１０８・・・ＣＭＯ８入出力
回路、２００・・一時記憶回路、２０２・・・出力バッ
ファ、２０４　出力制御回路、２０６・・入カバ。 ファ、２０８・入力制御回路。 特許出願人　沖電気工業株式会社 第２図 第３図 第４図 第５図 第６図 第７図 Ｖｏ。 第８図 手続補正書（ｎ１ １．事件の表示 昭和５９年　特　許　願第１０８４７５号２　発明の名
称 ＣＭＯ８入出力回路 ３　補正をする者 事件との関係　特許出願人 任　所（〒１０５）　東京都港区虎ノ門１丁目７番１２
号６　補正の内容　明細書第５頁第１４行目に「第１図
に」とあるのを「第２図に」と補正する。

Claims (3)

【特許請求の範囲】
1. （１）データバスの情報を一時記憶する回路と、信号入
   力部と、Ｉ１０ポートに接続された信号出力部を有し且
   つ前記データバスの情報を前記Ｉ１０　ｙｔ？−トに出
   力するＣＭＯ３出カバソファと、前記記憶回路の出力部
   と前記ＣＭＯ８出カバ、ファの出力部間に接続され、且
   つ制御信号が入力されると前記ＣＭＯ８出カバソファを
   フローティング状態にする出力制御回路と、信号入力部
   と、前記データバスに接続された信号出力部を有し、且
   つ選択的に前記１１０ポートの情報を前記データバスに
   伝達する入力バッファ回路と、前記Ｉ１０ポートと前記
   信号伝送回路の信号入力部間に接続され、且つ前記制御
   信号が入力されると、前記Ｉ１０ポートの情報にかかわ
   らず、”Ｌ＃又は”°Ｈ”レベルに固定された信号を出
   力する人力制御回路を有することを特徴とするＣＭＯ８
   入出力回路。
2. （２）　前記入力制御回路がＣＭＯ３構成であることを
   特徴とする特許請求の範囲第１項記載のＣＭＯ８入出力
   回路。
3. （３）前記入力制御回路がＮＯＲ論理回路であることを
   特徴とする特許請求の範囲第２項記載のＣＭＯ８入出力
   回路。