KR100278954B1 - 다중포트 메모리 셀을 구현하는 데이타 처리 시스템 및 그 구현방법 - Google Patents

다중포트 메모리 셀을 구현하는 데이타 처리 시스템 및 그 구현방법 Download PDF

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Abstract

본 발명의 데이타 처리 시스템은 다중포트 메모리 셀을 구현한다. 다중포트의 기능은 액세스될 수 있는 타이밍 사이클에 기초하여 분리된다. 예를 들면, 한 경우에, 제 1 포트는 판독 동작에만 사용될 수 있고, 타이밍 사이클의 제 1 부분 동안에만 액세스될 수 있다. 마찬가지로, 제 2 포트가 판독 또는 기록 동작에 사용될 수 있고, 타이밍 사이클의 제 2 부분 동안에만 액세스될 수 있다. 다중포트 메모리 셀이 올바르게 기능하도록 하기 위해서는, 이들 두 포트는 동시에 액세스되지 않아야 한다. 본 발명의 회로 및 방법에 따르면, 고유의 유용한 방식으로 지연 기능을 구현함으로써, 두 포트가 동시에 액세스되지 않도록 보장한다.

Description

다중포트 메모리 셀을 구현하는 데이타 처리 시스템 및 그 구현방법
본 발명은 전반적으로 데이타 처리 시스템에 관한 것으로서, 특히, 데이타 처리 시스템내의 메모리에 관한 것이다.
기술이 발전함에 따라, 보다 많은 정보를 저장하고 그 정보를 보다 신속하게 전송할 수 있는 새로운 반도체 메모리 소자가 요구되었다. 그러한 메모리 소자중의 하나로서, 현재의 데이타 처리 시스템에서 요구하는 효율적인 방법으로 데이터를 제공하는 듀얼포트 메모리(dual-port memory)가 있다. 듀얼포트 메모리에서는 두 개의 상이한 소스로부터 메모리의 내용(contents)이 병행적으로(concurrently) 액세스될 수 있도록 두 개의 포트가 마련된다. 그와 같은 듀얼포트 메모리 셀의 일례가 도 1에 도시되어 있다.
도 1에 도시한 듀얼포트 메모리 셀에 있어서, 트랜지스터(106, 108, 110, 112)가 메모리 셀내의 데이터를 저장하는 래치를 구성한다. 한편, 트랜지스터(104, 102, 114, 116)는 데이터가 메모리 셀내에 저장되도록 하거나, 그 메모리 셀로부터 데이터를 판독하는 전송 소자(pass device)를 구성한다. "래치"로서 기능하는 트랜지스터 또는 "전송 소자"로 기능하는 트랜지스터를 선택적으로 인에이블(enable)시킴으로써, 데이터는 메모리 셀내에 저장되거나 메모리 셀로부터 판독되거나 한다. 그러나, 메모리 셀에 있어서 다수의 트랜지스터로 구성되는 전송 소자를 사용함으로써, 판독장애(read disturb) 문제가 발생하게 된다. 그 결과, 메모리 셀이 판독될 때, 부적절한 전류 분포에 의해 메모리 셀내의 데이터가 잘못 판독될 우려가 있다. 이하, 듀얼포트 메모리 셀의 동작의 예를 통해서, 상기한 판독장애 문제를 보다 상세히 설명한다.
도 1에 도시한 메모리 셀에 있어서, 노드1 "N1"은 1의 논리값을 가지며, 노드0 "N0"는 0의 논리값을 가진다고 가정한다. 또한, P1WL 및 P2WL 신호가 로우 레벨의 논리값을 가질 경우, 노드 는 모두 하이 레벨의 논리값으로 프리챠지(precharge)되어 있다. 그후, P2WL 신호가 단정(assert)될 때, 트랜지스터(116)는 한측에는 로우 레벨의 논리값을 가지고, 다른 측에는 하이 레벨의 논리값을 가지는 전송 소자를 형성한다. 트랜지스터(116)와 같은 전송 소자가 워드선(wordline)(본 예에서는 Q2 P2WL)에 의해 인에이블(턴온)될 경우, 그 전송 소자(116)는 포화영역에서 동작하게 된다. 여기서, 어느 하나의 워드선이 VDS=0 및 VDS< VGS- VT로 인해인에이블될 경우, 트랜지스터(112)는 선형모드에서 동작하는 것에 주의하길 바란다. 그러한 차분(differential)이 존재할 경우, 선형모드에서 동작하는 트랜지스터(112)는 포화모드에서 동작하는 트랜지스터(116)와 동일한 전류를 전송할 것이 요구된다. 만일, 트랜지스터(112)가 트랜지스터(116)와 동일한 사이즈(w(폭)/l(길이)비)를 가질 경우, 트랜지스터(112)는 노드 N0의 전위가 접지 기준 전압보다 상당히 크지 않으면, 노드 N0를 통하는 모든 전류를 싱크(sink)할 수 없게 된다. 노드 N0가 접지 기준 전압을 초과하여 임계 전압 Vtn까지 상승할 때, 트랜지스터(108)는 인에이블되어 전류를 도통하게 된다. 트랜지스터(108)가 인에이블되어 전류를 도통하게 되면, 두 개의 인버터는 서로 경쟁(condend)한다. 만일, 노드 N0가 계속하여 상승하면, 4개의 트랜지스터가 교차 결합된 래치는 그의 논리 상태를 반전시키게 되어, 노드 N0는 1의 논리값을 가지게 된다. 따라서, 트랜지스터(112)가 트랜지스터(116)가 소싱(sourcing)하는 것과 동일한 전류를 싱크할 수 없는 경우, 노드 N0상의 전압 레벨은 너무 높게 되어, 트랜지스터(106, 108, 110, 112)에 의해 형성된 래치의 내용이 장애받게 되어, 래치의 내용은 반대의 논리 상태로 스위칭된다. 이러한 현상을 "판독장애"라고 부른다.
그와 같은 전위 교란(potential disturbance)을 보상하기 위해서, 메모리 시스템의 설계자들은 전형적으로 임계 베타 비(critical beta ratio)를 계산하여, 메모리 셀이 어떠한 판독 동작시에도 적절하게 계속 동작하도록 한다. 이 임계 베타 비는 래치 소자(예를 들면, 트랜지스터(112))의 사이즈(w/l)와 전송 소자(예를 들면, 트랜지스터(116))의 사이즈와의 비율이다. 전형적으로, 래치소자는 전송 소자보다도 큰 사이즈(w/l)를 가져야 한다. 이 임계 베타 비는 다음과 같이 정의된다.
여기서, Leff-112는 트랜지스터(112)의 유효 길이(effective length)이고, Weff-112는 트랜지스터(112)의 유효 폭(effective width)이고, Leff-116는 트랜지스터(116)의 유효 길이이고, Weff-116는 트랜지스터(116)의 유효 폭이다.
단일 포트의 메모리 셀의 경우에, 래치소자의 w/l 비는 전송 소자의 w/l비보다 적어도 2배가 되어야 한다. 이 임계 베타 비를 거의 2배로 함으로써, 회로 설계자는 래치소자가 높은 VDS영역에서 동작하고 있을 때, 전송 소자(즉, 트랜지스터(116))가 낮은 VDS영역에서 동작하고 있는 동안 래치소자로부터의 전류를 싱크할 수 있다는 것을 보장한다.
한편, 듀얼포트 메모리 셀에 있어서, 2개의 전송 소자가 (예를 들면, 노드 N0와 같은) 노드에 전류를 병행적으로 전송할 수도 있다. 제 2 전송 소자가 사용될 경우, 전송 소자가 두 개 사용됨에 따라 2배의 전류가 생기기 때문에, 전송 소자와 래치소자 사이의 베타 비는 2배만큼 증가하여야 한다. 그와 같이 증가된 베타 비에 의해서 회로 영역이 더욱 필요하게 되어, 회로의 제조비용이 증가하게 된다.
따라서, 그러한 듀얼포트 메모리에 통상적으로 관련된 기능성을 유지하면서, 회로 영역의 필요성을 줄일 수 있는 듀얼포트 메모리 액세스 방법을 제공할 필요가 있다.
앞서 언급한 필요성이 본 발명에 의해 충족된다. 따라서, 제 1 실시 형태에 따라 한 회로가 제공된다. 상기 회로는 제 1 입력 신호 및 제 2 입력 신호를 수신하는 입력 회로를 포함한다. 상기 회로는 또한 상기 제 2 입력 신호를 수신하고 상기 제 2 입력 신호를 지연시켜, 지연된 제 2 입력 신호를 제공하고, 상기 제 1 입력 신호를 지연시켜 지연된 제 1 입력 신호를 제공하는 지연 회로를 포함한다. 상기 회로는 상기 제 1 입력 신호 및 상기 지연된 제 2 입력 신호에 응답하여 제 1 출력 신호에 대해 선택적으로 활성 논리 상태로 단정하는 제 1 논리 회로를 포함한다. 상기 회로는 상기 제 2 입력 신호 및 상기 지연된 제 1 입력 신호에 응답하여 제 2 출력 신호에 대해 활성 논리 상태를 단정하는 제 2 논리 회로를 포함한다. 임의의 한 시점에 단지 하나의 활성 상태만이 단정된다.
또한, 제 2 실시 형태에 따라 복수의 출력 신호를 제공하는 회로가 제공된다. 상기 회로는 제 1 클럭 신호 및 제 2 클럭 신호를 수신하는 지연 회로를 포함한다. 상기 지연 회로는 상기 제 1 클럭 신호를 지연시켜 지연된 제 1 클럭 신호를 제공하고, 제 2 클럭 신호를 지연시켜 지연된 제 2 클럭 신호를 제공한다. 제 1 논리 회로는 상기 지연 회로에 접속되어 상기 지연된 제 2 클럭 신호를 수신하는 제 1 입력과, 상기 제 1 클럭 신호를 수신하는 제 2 입력을 갖는다. 상기 제 1 논리 회로는 제 1 데이터 신호를 수신하는 제 3 입력을 갖는다. 상기 제 1 논리 회로는 상기 지연된 제 2 클럭 신호, 상기 제 1 클럭 신호 및 상기 제 1 데이터 신호에 응답하여 제 1 내부 노드를 선택적으로 단정한다. 제 1 복구 회로는 상기 제 1 논리 회로에 접속되어 있으며, 상기 제 1 클럭 신호 및 상기 지연된 제 2 클럭 신호에 응답하여 상기 제 1 내부 노드를 선택적으로 부정한다. 상기 제 1 복구 회로는 제 2 내부 노드가 단정되기 전에 상기 제 1 내부 노드를 선택적으로 부정한다.
또한, 제 3 실시 형태에 따라 하나의 회로가 제공된다. 상기 회로는 제 1 입력 신호 및 제 2 입력 신호를 수신하는 입력 회로를 포함한다. 상기 회로는 또한 상기 제 1 입력 신호를 지연시켜 지연된 제 1 입력 신호를 제공하고, 상기 제 2 입력 신호를 지연시켜 지연된 제 2 입력 신호를 제공하는 지연 회로를 포함한다. 상기 회로는 또한, 상기 제 1 입력 신호, 상기 제 2 입력 신호, 상기 지연된 제 2 입력 신호, 상기 지연된 제 1 입력 신호를 수신하는 논리 회로를 포함한다. 상기 논리 회로는 상기 제 1 입력 신호 및 상기 지연된 제 2 입력 신호에 응답하여 제 1 출력 신호 및 제 1 논리 상태를 선택적으로 둔다. 상기 논리 회로는 상기 제 2 입력 신호 및 상기 지연된 제 1 입력 신호에 응답하여, 제 2 출력 신호 및 제 2 논리 상태를 둔다. 상기 제 1 출력 신호 및 상기 제 2 출력 신호는 비중첩된다.
전술한 내용은 본 발명의 특징 및 기술적인 이점을 개략적으로 설명한 것으로, 후술하는 본 발명의 상세한 설명을 보다 쉽게 이해할 수 있다. 본 발명의 청구항을 구성하는 본 발명의부가적인 특징 및 이점은 후술된다.
도 1은 종래의 듀얼포트 메모리 셀을 도시한 회로도.
도 2는 본 발명의 일 실시예에 따른 데이타 처리 시스템을 도시한 블럭도.
도 3은 도 2에 도시한 RAM의 상세한 블록도.
도 4는 도 3에 도시한 워드선 드라이버의 상세한 회로도.
도 5는 도 4에 도시한 워드선 드라이버의 입출력 신호 사이의 관계를 도시한 타이밍도.
도 6은 본 발명의 일 실시예에 따라 발생되는 복수의 워드선 파형을 도시한 타이밍도.
도 7은 본 발명의 일 실시예에 따라 발생되는 복수의 파형을 도시한 타이밍도.
도 8은 본 발명의 일 실시예에 따라 발생되는 복수의 파형을 도시한 타이밍도.
도 9는 본 발명의 일 실시예에 따른 신호 드라이버의 회로도.
도 10은 본 발명의 일 실시예에 따른 신호 드라이버의 회로도.
도 11은 본 발명의 실시예의 논리 표현을 도시한 변형 타이밍도.
도면의 주요 부분에 대한 부호의 설명
200: 데이터 처리 시스템 210: CPU
212: 시스템 버스 216: ROM
218: 입/츨력(I/O) 어댑터 220: 디스크 저장 장치
234: 통신 어댑터 302: 워드선 디코더
304: 메모리 셀 306: 비트선 디코더
308; 입/출력 회로 310: 워드선 드라이버
본 발명에 있어서는, 많은 양의 회로영역을 필요로 하지 않고 듀얼포트 메모리 셀을 효율적으로 구현하도록 워드선 드라이버 회로와 동작 방법이 설계되어 있다. 본 발명의 일 실시예에 있어서, 듀얼 포트 메모리 셀의 제 1 포트가 타이밍 사이클의 제 1 반주기에서 액세스되고, 듀얼 포트 메모리 셀의 제 2 포트가 타이밍 사이클의 제 2 반주기에서 액세스된다. 상술하면, 타이밍 사이클의 제 1 반주기에 있어서, 제 1 포트로부터의 판독 동작이 행해지고, 타이밍 사이클의 제 2 반주기 동안에는, 판독 또는 기록동작이 듀얼포트 메모리 셀의 제 2 포트를 사용하여 행해질 수 있다. 이들 타이밍 사이클을 상이한 액세스로 분할함으로써, 상이한 워드선이 미사용시에 디스에이블될 수 있다. 따라서, 제 2 워드선이 디스에이블되어 있을 때에만 제 1 워드선이 인에이블될 수 있고, 또한 제 1 워드선이 디스에이블되어 있을 때에만 제 2 워드선이 인에이블될 수 있다. 이러한 규약이 사용될 경우, 메모리 셀내의 래치의 노드는 동시에 활성 상태인 전송 소자 및 전하 소싱(sourcing)을 결코 가질 수 없게 된다. 따라서, 메모리 셀내의 소자들은 판독 장애를 방지하기 위해서 사이즈가 클 필요가 없다.
전술한 규약을 만족시키기 위해서, 본 발명은 제 1 워드선 및 제 2 워드선이 항상 실질적으로 위상 어긋남(out of phase)을 갖도록 보장한다. 이러한 요건은 듀얼포트 메모리 셀의 제 1 워드선 및 제 2 워드선 모두가 병행적으로 스위칭될 때, 문제로 되는 경향이 있다. 본 발명은 이들 워드선을 인에이블시키는 데에 클럭이 사용될 때에도, 두 개의 워드선이 결코 동시에 인에이블되지 않도록 보장한다. 이렇게 양 워드선을 인에이블시키기 위해 클록을 사용하면, 종종 클록 스큐(clock skew)가 발생하는 문제가 생긴다. 이러한 클록 스큐의 발생으로 인해, 듀얼포트 메모리 셀에 제공된 워드선의 위상 어긋남 및 비중첩성(non-overlapping)을 보장하기가 어렵게 된다.
디음에, 본 발명의 동작을 보다 상세하게 설명한다. 그러나, 이러한 논의에 앞서, 본 발명의 연결관계에 대하여 상세히 설명한다.
연결관계에 대한 설명
다음 설명에 있어서, 특정한 워드 또는 바이트 길이 등의 다수의 특정한 세부 사항이 본 발명의 완전한 이해를 도모하고자 제공된다. 그러나, 본 기술 분야의 당업자라면 그러한 특정한 세부사항없이도 본 발명을 실시할 수 있음은 자명할 것이다. 다른 예에서는, 불필요한 세부 사항으로 본 발명이 모호해지는 것을 방지하기 위해, 잘 알려진 회로는 블록도 형태로 도시하였다. 대부분의 경우, 타이밍 고려사항 등에 관련하는 세부 사항은 본 발명의 명확환 이해에 불필요하거나 관련 분야에서의 당업자의 기술 범위내에 있는 한 생략하였다. 또한, 본 발명의 구현을 설명하는 데에 있어서, "단정(assert)" 및 "부정(negate)"이라는 용어가 "액티브 하이(active high)" 및 "액티브 로우(active low)"논리 신호와 혼합하여 사용될 때의 혼란을 피하기 위해서 사용된다. 예를 들면, 도 4에 있어서, P1WL 및 P2WL 신호는 "액티브 하이"이고, INTWL1 및 INTWL2 신호는 "액티브 로우"이다. 용어 "단정"이란 논리 신호나 레지스터 비트가 활성(또는, 논리 참) 상태로 되는 것을 나타내는 데에 사용되고, "부정"은 논리 신호나 레지스터 비트가 비활성(또는, 논리 거짓) 상태로 되는 것을 나타내는 데에 사용된다. 전술한 규약은 한 회로의 일 실시예 내에서도 신호에 따라 달라질 수 있다. 따라서, 한 회로 내에서, 논리 신호나 레지스터 비트가 하이 레벨의 논리값으로 될 때, 하나의 신호가 "단정"되거나 "활성 상태"로 될 수 있고, 논리 신호나 레지스터 비트가 로우 레벨의 논리값으로 될 때, 다른 신호는 "단정"되거나 "활성 상태"로 된다. 또한, 동일한 신호라도 임의의 시점에 회로내의 상이한 지점에서 전술한 규약이 해당신호를 설명하는 데에 사용될 수 있다. 따라서, 예를 들면, 제 1 신호가 회로내의 한 지점에서 하이 레벨의 논리값일 때 제 1 신호는 단정되었다라고 생각할 수 있는 반면, 회로내의 다른 부분에서 로우 레벨의 논리값일 때 이 제 1 신호가 단정되었다라고 생각할 수 있다. 부가적으로, 값 앞에 "$"심볼을 두어 16 진수값임을 나타낼 수 있다.
본 발명에 따른 각 실시예에 대한 연결관계에 대하여 이하에 상세히 설명한다. 여기서, 각 특징의 동작이 순서적으로 상세히 설명되는 것에 주의하길 바란다.
도 2를 참조하면, 본 발명에 사용될 수 있는 데이타 처리 시스템(200)의 블럭도가 도시되어 있다. 이 데이타 처리 시스템(200)은 PowerPC 마이크로프로세서("PowerPC" 는 IBM 사의 상표이다)와 같은 CPU(210)를 가진다. 이 PowerPC 마이크로프로세서는 「The PowerPC Architecture: A Specification for a New Family of RISC Processors」, 2d edition, 1994, Cathy May, et al. Ed.,를 따르며, 이 문헌은 본 명세서에서 참조로서 인용된다. PowerPC 마이크로프로세서의 보다 세부적인 구현은 "PowerPC 604 RISC Microprocessor Users Manual", 1994, IBM Corporation에 개시되어 있으며, 이 문헌은 본 명세서에서 참조로서 인용된다. 본 발명의 히스토리 버퍼(history buffer)(도시하지 않음)는 CPU(210)에 내장된다. 이 CPU(210)는 시스템 버스(212)에 의해서 다양한 다른 구성요소와 결합되어 있다. 시스템 버스(212)에는 판독 전용 메모리(ROM)(216)가 결합되어 있어서, 데이타 처리 시스템(200)의 특정의 기본적인 기능을 제어하는 BIOS(basic input/output system)를 가진다. 또한, 랜덤 액세스 메모리(RAM)(241), I/O 어댑터(218) 및 통신 어댑터(234)가 시스템 버스(212)에 결합되어 있다. I/O 어댑터(218)는 디스크 저장 장치(220)와 통신하는 SCSI(small computer system interface) 어댑터일 수 있다. 통신 어댑터(234)는 버스(212)를 외부 네트워크와 상호접속시켜 데이타 처리 시스템이 다른 시스템과 통신하도록 한다. 입/출력 소자는 또한 사용자 인터페이스 어댑터(222) 및 디스플레이 어댑터(234)를 경유하여 시스템 버스(212)에 접속되어 있다. 키보드(224), 트랙 볼(track ball)(232), 마우스(226) 및 스피커(228)가 모두 사용자 인터페이스 어댑터(222)를 경유하여 시스템 버스(212)에 상호접속되어 있다. 디스플레이 모니터(238)는 디스플레이 어댑터(234)에 의해 시스템 버스(212)에 접속되어 있다. 이러한 방식으로, 사용자는 키보드(224), 트랙 볼(232) 또는 마우스(226)를 통하여 시스템에 데이터를 입력할 수 있고, 스피커(228) 및 디스플레이 모니터(238)를 통하여 시스템으로부터 출력을 수신할 수 있다. 부가적으로, AIX("AIX"는 IBM사의 상표이다)와 같은 오퍼레이팅 시스템이 도 2에 도시한 다양한 구성 요소의 기능을 총괄하는 데에 사용된다.
도 3에서는 도 2에 도시한 RAM(214)을 보다 상세히 도시하고 있다. 메모리(214)는 워드선 디코더(wordline decoder)(302), 복수의 메모리 셀(304), 비트선 디코더(bitline decoder)(306), I/O 회로(308) 및 워드선 드라이버(310)로 구성된다. 워드선 디코더(302)는 워드선 드라이버(310)에 결합되어, 복수의 디코딩된 데이터를 공급한다. 워드선 드라이버(310)는 복수의 메모리 셀(304)에 결합되어, 복수의 디코딩된 데이터를 공급한다. 또한, 비트선 디코더(306)는 복수의 메모리 셀(304)에 결합되어 디코딩되었거나 또는 디코딩될 데이터를 전달한다. I/O 회로(308)는 비트선 디코더(306)에 결합되어, 비트선 디코더(306)에 데이터를 전달하고 그 데이터에 대응하는 값을 결정한다.
도 4에서는 워드선 드라이버(310)의 일부를 도시하고 있다. 워드선 드라이버(310)는 트랜지스터(402, 404), 인버터(406, 408, 410), 트랜지스터(412, 414), 인버터(416), 트랜지스터(418, 420), 인버터(422), 트랜지스터(424, 426), 인버터(428, 430, 432), 트랜지스터(434, 436), 인버터(438), 트랜지스터(440), 인버터(442), 트랜지스터(444, 446, 448)를 포함한다.
트랜지스터(402)의 제 1 단자는 제 1 기준 전압에 결합되어 있다. P2CLK 신호는 트랜지스터(402)의 제 2 단자, 인버터(410)의 입력, 트랜지스터(414)의 제 1단자 및 인버터(442)의 입력에 각각 결합되어 있다. 트랜지스터(402)의 제 3 단자는 트랜지스터(404)의 제 1 단자, 인버터(408)의 입력, 인버터(406)의 출력 및 트랜지스터(412)의 제 1 단자에 결합되어 있다. 트랜지스터(404)의 제 2 단자는 제 1 기준 전압에 결합되어 있고, 제 3 단자는 인버터(422)의 출력 및 트랜지스터(418)의 제 1 단자에 결합되어 있다. 인버터(408)의 출력은 인버터(406)의 입력, 트랜지스터(448)의 제 1 단자, 트랜지스터(420)의 제 1 단자에 각각 결합되어 있다. P2IN 신호는 트랜지스터(412)의 제 2 단자에 결합되어 있다. 트랜지스터(412)의 제 3 단자는 트랜지스터(414)의 제 2 단자에 결합되어 있고, 트랜지스터(414)의 제 3 단자는 트랜지스터(418)의 제 2 단자에 결합되어 있고, 트랜지스터(418)의 제 3 단자는 기준 접지 전압에 결합되어 있다. 인버터(410)의 출력은 트랜지스터(448)의 제 2 단자에 결합되어 있으며, 트랜지스터(448)의 제 3 단자는 기준 접지 전압에 결합되어 있다. 인버터(416)의 입력은 인버터(422)의 출력에 결합되어 있고, 인버터(416)의 출력은 트랜지스터(420)의 제 2 단자에 결합되어 있다. 트랜지스터(420)의 제 3 단자는 기준 접지 전압에 결합되어 있다.
도 4에 있어서, P1CLK 신호는 인버터(422)의 입력, 트랜지스터(444)의 제 1 단자, 인버터(432)의 입력, 트랜지스터(424)의 제 1 단자에 결합되어 있다. P1IN 신호는 트랜지스터(446)의 제 1 단자에 공급된다. 인버터(442)의 출력은 트랜지스터(426)의 제 1 단자, 트랜지스터(440)의 제 1 단자, 인버터(438)의 입력에 결합되어 있다. 트랜지스터(440)의 제 2 단자는 기준 접지 전압에 결합되어 있으며, 트랜지스터(440)의 제 3 단자는 트랜지스터(444)의 제 2 단자에 결합되어 있다. 트랜지스터(444)의 제 3 단자는 트랜지스터(446)의 제 2 단자에 결합되어 있다. 트랜지스터(446)의 제 3 단자는 트랜지스터(426)의 제 2 단자, 트랜지스터(424)의 제 2 단자, 인버터(428)의 출력 및 인버터(430)의 입력에 결합되어 있다. 인버터(432)의 출력은 트랜지스터(434)의 제 1 단자에 결합되어 있다. 인버터(438)의 출력은 트랜지스터(436)의 제 1 단자에 결합되어 있다. 트랜지스터(426)의 제 3 단자 및 트랜지스터(424)의 제 3 단자는 각각 제 1 기준 전압에 결합되어 있다. 인버터(430)의 출력은 인버터(428)의 입력, 트랜지스터(434)의 제 2 단자 및 트랜지스터(436)의 제 2 단자에 결합되어 P1WL 신호를 공급한다. 트랜지스터(436)의 제 3 단자 및 트랜지스터(434)의 제 3 단자는 각각 기준 접지 전압에 결합되어 있다. 여기서, 워드선 드라이버(310)의 구조는 본질적으로 여기에 설명된 다른 각 워드선 디코더와 동일하다는 것에 주의하길 바란다.
도 9는 본 발명에 따른 워드선 드라이버의 다른 실시예를 도시한 도면이다. 도 9에 도시한 워드선 드라이버 회로는 트랜지스터(902, 904, 906), 인버터(908), 트랜지스터(910, 912, 914, 916), 가변 반전 지연 회로(918), 트랜지스터(920, 922), 인버터(924), 트랜지스터(926, 928, 930, 932, 934), 및 가변 반전 지연 회로(936)로 구성된다.
P2IN 신호가 트랜지스터(912)의 제 1 단자에 공급되고, P2CLK 신호가 트랜지스터(902)의 제 1 단자, 트랜지스터(916)의 제 1 단자 및 가변 반전 지연 회로(936)의 입력에 공급된다. P1IN 신호가 트랜지스터(930)의 제 1 단자에 공급된다. P1CLK 신호가 가변 반전 지연 회로(918)의 입력, 트랜지스터(928)의 제 1 단자, 트랜지스터(932)의 제 1 단자에 공급된다. 트랜지스터(902)의 제 2 단자는 제 1 기준 전압에 결합되어 있으며, 트랜지스터(902)의 제 3 단자는 트랜지스터(906) 및 트랜지스터(910)의 각각의 제 1 단자 및 인버터(908)의 입력에 결합되어 있다. 인버터(908)는 P2OUT 신호를 발생한다. 인버터(908)의 출력은 트랜지스터(906)의 제 2 단자 및 트랜지스터(910)의 제 2 단자에 각각 공급된다. 트랜지스터(906)의 제 3 단자는 기준 전압에 결합되어 있고, 트랜지스터(910)의 제 3 단자는 기준 전압에 결합되어 있다.
가변 반전 지연 회로(918)의 출력은 트랜지스터(914)의 제 1 단자 및 트랜지스터(904)의 제 1 단자에 결합되어 있다. 트랜지스터(904)의 제 2 단자는 기준 전압에 결합되어 있고, 트랜지스터(904)의 제 3 단자는 인버터(908)의 입력에 결합되어 있다. 트랜지스터(912)의 제 2 단자는 트랜지스터(904)의 제 3 단자에 결합되어 있다. 트랜지스터(912)의 제 3 단자는 트랜지스터(914)의 제 2 단자에 결합되어 있다. 트랜지스터(914)의 제 3 단자는 트랜지스터(916)의 제 2 단자에 결합되어 있다. 트랜지스터(916)의 제 3 단자는 기준 접지 전압에 결합되어 있다.
트랜지스터(920)의 제 1 단자는 가변 반전 지연 회로(936)의 출력 및 트랜지스터(934)의 제 1 단자에 결합되어 있다. 트랜지스터(920)의 제 2 단자는 기준 전압에 결합되어 있다. 트랜지스터(920)의 제 3 단자는 트랜지스터(928)의 제 2 단자, 트랜지스터(930)의 제 2 단자, 트랜지스터(922)의 제 1 단자, 트랜지스터(926)의 제 1 단자 및 인버터(924)의 입력에 결합되어 있다. 인버터(924)의 출력은 P1OUT 신호를 발생시킨다. 인버터(924)의 출력은 트랜지스터(922)의 제 2 단자 및 트랜지스터(926)의 제 2 단자에 공급된다. 트랜지스터(922)의 제 3 단자는 기준 전압에 결합되어 있다. 트랜지스터(926)의 제 3 단자는 기준 전압에 결합되어 있다. 트랜지스터(928)의 제 3 단자는 기준 전압에 결합되어 있다. 트랜지스터(930)의 제 3 단자는 트랜지스터(932)의 제 2 단자에 결합되어 있다. 트랜지스터(932)의 제 3 단자는 트랜지스터(934)의 제 2 단자에 결합되어 있다. 트랜지스터(934)의 제 3 단자는 기준 전압에 결합되어 있다.
도 10은 드라이버 회로의 다른 변형 실시예를 도시한 도면이다. 도 10에 도시한 워드선 드라이버 회로는 트랜지스터(1002, 1004, 1006), 인버터(1008), 트랜지스터(1010, 1012, 1014, 1018, 1020, 1022), 인버터(1024), 트랜지스터(1026, 1028, 1030), 가변 반전 지연 회로(1016, 1032)로 구성된다.
트랜지스터(1002)의 제 1 단자는 기준 전압에 결합되어 있고, 트랜지스터(1002)의 제 2 단자는 P2CLK 신호에 결합되어 있으며, 트랜지스터(1002)의 제 3 단자는 인버터(1008)의 입력에 결합되어 있다. 트랜지스터(1004)의 제 1 단자, 제 2 단자, 제 3 단자는 각각 기준 전압, 가변 반전 지연 회로(1016)의 출력 및 트랜지스터(1002)의 제 3 단자에 결합되어 있다. 트랜지스터(1006)의 제 1 단자, 제 2 단자 및 제 3 단자는 각각 기준 전압, 인버터(1008)의 출력 및 인버터(1008)의 입력에 결합되어 있다. 트랜지스터(1010)의 제 1 단자, 제 2 단자 및 제 3 단자는 각각 인버터(1008)의 입력, 인버터(1008)의 출력 및 기준 전압에 결합되어 있다. 트랜지스터(1012)의 제 1 단자, 제 2 단자 및 제 3 단자는 각각 트랜지스터(1004)의 제 3 단자, 가변 반전 지연 회로(1016)의 출력 및 트랜지스터(1014)의 제 1 단자에 결합되어 있다. 트랜지스터(1014)의 제 2 단자 및 제 3 단자는 각각 P2CLK 신호 및 기준 전압에 결합되어 있다.
트랜지스터(1018)의 제 1 단자, 제 2 단자 및 제 3 단자는 각각 기준 전압, 가변 반전 지연 회로(1032)의 출력 및 인버터(1024)의 입력에 결합되어 있다. 트랜지스터(1022)의 제 1 단자, 제 2 단자 및 제 3 단자는 각각 기준 전압, 인버터(1024)의 출력 및 인버터(1024)의 입력에 결합되어 있다. 인버터(1024)의 출력은 P1CLK 신호를 공급한다. 트랜지스터(1026)의 제 1 단자, 제 2 단자 및 제 3 단자는 각각 트랜지스터(1022)의 제 3 단자, 인버터(1024)의 출력 및 기준 전압에 결합되어 있다. 트랜지스터(1020)의 제 1 단자, 제 2 단자 및 제 3 단자는 각각 기준 전압, P1CLK 신호 및 인버터(1024)의 입력에 결합되어 있다. 트랜지스터(1028)의 제 1 단자, 제 2 단자 및 제 3 단자는 각각 트랜지스터(1020)의 제 3 단자, P1CLK 신호 및 트랜지스터(1030)의 제 1 단자에 결합되어 있다. 트랜지스터(1030)의 제 2 단자 및 제 3 단자는 각각 가변 반전 지연 회로(1032)의 출력 및 기준 전압에 결합되어 있다. P2CLK 신호는 가변 반전 지연 회로(1032)의 입력에 결합되어 있고, P1CLK 신호는 가변 반전 지연 회로(1016)의 입력에 결합되어 있다.
이하, 상기의 구성을 사용하는 본 발명의 동작에 대하여 상세하게 설명한다.
동작 설명
전술한 바와 같이, 고성능의 데이타 처리 시스템에 있어서 다중포트 메모리 셀이 필요하다. 그러한 다중포트 메모리 셀은 판독 전용 동작, 기록 전용 동작 또는 판독/기록 전용 동작에 사용된다. 데이타 처리분야에서 잘 알려져 있는 바와 같이, 그러한 판독/기록 동작은 동일한 타이밍 사이클에서 발생할 수 있다.
본 발명의 일 실시예에 있어서, 듀얼포트 메모리 셀이 다음의 프로토콜을 사용하여 액세스된다. 제 1 포트는 판독 동작에만 사용되고, 타이밍 사이클의 제 1 반주기 동안에만 액세스된다. 제 2 포트는 판독 또는 기록 동작동안에 사용되고, 타이밍 사이클의 제 2 반주기 동안에만 액세스된다. 이렇게 타이밍 사이클의 제 1 및 제 2 반주기를 사용하는 것은 데이타 처리기술에 잘 알려져 있고, 그러한 동작을 구현하는 방법은 본 명세서에서는 상세히 기술하지 않는다. 더 이상의 정보를 원할 경우에는 ISSC '94의 회보에서 발표된 "200MHz Internal 166 External 64 KB Embedded Virtual 3 Port Cache System"을 참고하기 바라며, 이 문헌은 본 명세서에서 참고로서 인용된다.
듀얼포트 메모리 셀의 제 1 포트 및 제 2 포트로의 액세스가 동일한 타이밍 사이클의 상이한 반주기에서 독립적으로 행해질 경우, 양 포트는 동시에 액세스되지 않게 된다. 본 발명은 이들 두 개의 포트가 동시에 액세스되지 않도록 보장한다. 이러한 보장을 통해서, 메모리 셀의 사이즈를 작게 구현할 수 있다. 본 발명의 동작을 설명하기 위해, 듀얼포트 메모리 셀의 동작을 다음에 전반적으로 기술한다.
본 발명의 동작시, 듀얼포트 메모리 셀은 도 1에 도시한 P2WL 또는 P1WL와 같은 워드선을 구동함으로써 액세스되어, 복수의 메모리 셀의 전송 소자중의 어느 하나가 선택되어 인에이블된다. 워드선이 단정되면, 전송 트랜지스터가 인에이블되어 대응하는 비트선을 메모리 셀에 접속시킨 후, 메모리 셀의 내용을 전달한다. 여기서, 본 발명에 따른 듀얼포트 메모리 셀에 있어서, 셀의 각 포트가 대응하는 쌍의 전송 소자를 가지는 것에 주의하길 바란다. 예를 들면, 도 1에 도시한 메모리 셀(204)에서의 제 1 포트에 대한 전송 소자는 트랜지스터(104, 114)에 의해서 형성된다. 마찬가지로, 도 1에 도시한 메모리 셀(204)에서의 제 2 포트에 대한 전송 소자는 트랜지스터(102, 116)에 의해서 형성된다. 전술한 바와 같이, 제 1 포트가 액세스되어 외부 사용자가 메모리 셀(204)로부터 데이터를 판독하도록 하고, 제 2 포트가 액세스되어 외부 사용자가 메모리 셀(204)에 데이터를 기록하도록 할 경우, 제 2 포트에 의해 공급된 데이터는 제 1 포트에 의해 감지된(sensed) 데이터를 변조(corrupt)시킬 우려가 있다. 그러나, 본 발명에 있어서는, 두 개의 포트에 공급된 워드선을 선택적으로 인에이블시키거나 디스에이블(disable)시키는 워드선 드라이버가 동적 논리회로 구현을 사용하는 클록에 의해 제어된다. 본 발명의 일 실시예에 있어서는, 이상적인 환경하에서 클록은 반대의 위상을 가지며, 이상적으로 제로 스큐(zero skew)를 가진다. 그러나, 실제로, 클록은 충분히 스큐될 수 있으므로, 양 포트에 대응하는 워드선이 클록에 의해 직접 제어될 경우, 클록 스큐가 최악인 경우에 병행적으로 인에이블될 잠재적 가능적이 있다. 그러나, 중첩(overlap)이 판독장애의 발생으로 인해 메모리 손상(corruption)을 초래하기 때문에, 이러한 중첩은 허용되지 않을 수 있다.
그러한 중첩이 발생하지 않도록 보장하기 위해, 본 명세서에서는 클럭 신호가 스큐를 가지지 않을 때, 제로-중첩(zero-overlap) 워드선 신호를 발생하는 회로를 제공한다. 부가적으로, 본 발명에서는 두 개의 클럭 사이의 클럭 스큐가 포지티브 또는 네가티브일 경우, 워드선 신호에 대한 네가티브 중첩(포지티브 비중첩) 출력을 구현한다. 또한, 본 발명의 일 실시예에 있어서, 비중첩(non-overlap)의 양은 클럭 스큐가 증가함에 따라 증가한다. 이와 같이 구현함으로써, 본 발명은 하나의 워드선이 다른 워드선이 디스에이블되기 전에 인에이블되지 않도록 한다. 본 발명의 구체적인 동작에 대해서는 이하에 상세히 설명한다.
도 11은 상기 설명된 개념을 상세히 설명하는 도면이다. 도 11A에 있어서 두 개의 신호 CLK1 및 CLK2는 스큐를 가지지 않는 것에 주의하길 바란다. 이들 신호가 본 발명의 회로에 제공된 후, 결과로서의 출력 신호 사이에는 제로 중첩이 여전히 존재한다. 도 11B는 포지티브 중첩을 가지는 두 개의 클럭 신호 CLK1 및 CLK2가 도시되어 있다. 이들 신호 CLK1 및 CLK2가 본 발명의 회로에 제공된 후에, 비중첩 신호가 발생된다. 도 11B에 도시한 바와 같이, 입력 신호에서의 중첩의 양은 출력신호에 있어서 비중첩 시간격을 증가시킨다. 도 11C는 본 발명의 비중첩 회로를 네카티브 중첩을 갖는 두 입력 신호에 적용한 것이 도시되어 있다. 출력으로부터 알 수 있듯이, 중첩 시간격은 부정되고, 출력 신호에 있어서 비중첩 시간격은 증가하게 된다.
도 2에는 본 발명의 일 실시예를 구현하는 데이타 처리 시스템(200)이 도시되어 있다. 본 발명의 워드선 드라이버를 사용하는 메모리는 전형적으로 RAM(214)내에 구현된다. 여기서, RAM(214) 소자는 예를 들면, SRAM 메모리와 같이 관련 분야의 당업자에게 잘 알려져 있는 어떤 종류의 듀얼포트 메모리로도 구현될 수 있는 것에 주의하길 바란다.
RAM(214)가 본 발명의 일 실시예에 따라 도 3에 도시한 바와 같은 구성을 가진다고 가정한다. 도 3에 도시한 RAM(214)에 있어서, 워드선 디코더는 복수의 메모리 셀(304) 중의 어느 하나로 액세스하기 위해 데이타 처리 시스템(200)의 다른 부분에 의해 공급된 데이터를 디코딩한다. 이 디코딩된 데이터의 값은 워드선 디코더(302)로부터 워드선 드라이버(310)에 공급된다. 워드선 드라이버(310)는 복수의 워드선을 복수의 메모리 셀(304) 중의 대응하는 어느 하나에 공급하여, 제 1 워드선 및 제 2 워드선이 동시에 동일한 메모리 셀에 공급되지 않도록 한다. 또한, I/O 회로(308)는 시스템 버스(212)로부터 어드레스 정보를 수신하며, 이 어드레스 정보는 후속하여 비트선 디코더(306)에 공급된다. 비트선 디코더(306)는 어드레스 값을 디코딩하여, 이 디코딩된 값을 비트선 값으로서 복수의 메모리 셀(304) 각각에 공급한다.
RAM(214)의 동작을 시스템 레벨에서 설명하였는데, 워드선 드라이버(310)의 보다 상세한 설명은 다음에 개시한다. 워드선 드라이버(310)는 도 4에 상세히 도시되어 있다. 도 4에 있어서, 신호 P2IN이 워드선 디코더(302)에 의해 공급되어, 워드선 드라이버(310)가 포트 2 워드선 신호(P2WL)를 복수의 메모리 셀(304) 중의 선택된 셀에 공급하도록 한다. 부가적으로, 도 4에 있어서, 포트 1 입력신호(P1IN)가 워드선 디코더(302)에 의해 워드선 드라이버(310)에 공급된다. 워드선 드라이버(310)에서 P1IN 신호는 포트 1 워드선 신호(P1WL)를 발생한다. 또한 도 4에 있어서, P2CLK 신호는 포트 2 클럭 신호를 나타내는데, 포트 2 클럭 신호는 복수의 메모리 셀(304)중의 선택된 각 셀의 포트 2에 공급되는 워드선에 대한 클럭정보를 제공한다. 마찬가지로, P1CLK 신호는 포트 1 클럭 신호를 나타내는데, 포트 1 클럭 신호는 복수의 메모리 셀(304)중의 선택된 각 셀의 포트 1에 공급되는 워드선에 대한 클럭정보를 제공한다. 이들 P2CLK 신호 및 P1CLK 신호는 하나의 클럭 회로(도시하지 않음)에 의해 공급된다. 이러한 클럭 회로가 관련 데이타 처리 분야의 당업자에게 잘 알려져 있으므로 본 명세서에서는 상세히 기술되지 않음에 유의하자. 워드선 드라이버(310)의 동작에 대해서는 이하에 상세히 설명한다.
본 발명의 동작시, 데이타 처리 시스템(200)의 사용자는 RAM(214)내의 한 메모리 셀에 액세스한다고 가정한다. 이 정보를 액세스하기 위해, 사용자는 적절한 어드레스 정보를 워드선 디코더(302) 및 비트선 디코더(306)에 공급한다. 워드선 디코더(302)는 P2IN 및 P1IN 신호를 포함하는 복수의 디코딩된 워드선을 워드선 드라이버(310)에 공급한다. 워드선 드라이버(310)는 다음으로 복수의 신호 각각을 복수의 메모리 셀(304)에 공급한다. 여기서, P2IN 및 P1IN 신호는 P2WL 신호 및 P1WL 신호로서 전송되는 것에 주목하길 바란다.
본 발명의 일 실시예에 따라 워드선 드라이버(310)가 동작하는 동안, P2WL 신호는 복수의 메모리 셀(304)중의 선택된 메모리 셀의 포트 2에 대응하고, P1WL 신호는 복수의 메모리 셀(304)중의 선택된 동일 메모리 셀의 포트 1에 대응한다.
본 발명의 일 실시예에 있어서, 도 4에 도시한 논리 회로는 다이나믹 회로로서 구현된다. 따라서, P2CLK 신호 또는 P1CLK 신호가 단정될 경우, 대응하는 다이나믹 회로가 평가될 수 있다. 따라서, P1CLK 신호가 단정된 경우, 타이밍 시간격 동안에 P1WL 신호 또한 단정되게 된다. 마찬가지로, P2CLK 신호가 단정된 경우, 타이밍 시간격 동안 P2WL 신호 또한 인에이블되게 된다. 따라서, 양 클럭을 사용함으로써, 복수의 메모리 셀(304) 내의 듀얼포트 메모리 셀에 공급된 워드선중의 어느 하나를 인에이블시킨다. 전술한 바와 같이, 본 발명은 P2WL 신호 및 P1WL 신호가 단정될 때, 이들 P2WL 신호 및 P1WL 신호가 실질적으로 중첩하지 않도록 한다(즉, 동시에 단정되지 않도록 한다).
워드선 드라이버(310)의 동작시, 트랜지스터(446, 444, 440)는 모두 인에이블되어 INTWL1 노드(내부 워드선 1)를 부정한다. 이 INTWL1 노드가 단정될 경우, P1WL 신호가 단정되어 메모리 셀을 액세스한다. 또한, 트랜지스터(426) 또는 트랜지스터(424) 중의 어느 하나가 로우 레벨의 입력 신호를 p-채널 디바이스에 공급함으로서 인에이블될 경우, INTWL1 노드는 부정된다. 이 INTWL1 노드가 부정될 경우 P1WL 신호는 부정되고, P1WL 워드선은 사실상 오프(off)로 된다. 반대로, 트랜지스터(412, 414, 418)의 각각은 내부 노드(INTWL2)가 로우 레벨의 논리값을 갖도록 인에이블되어야 한다. INTWL2 노드가 단정될 경우, P2WL 신호가 단정된다. 역으로, 트랜지스터(404) 또는 트랜지스터(402)중의 어느 하나가 부정된 입력을 가질 경우, 해당 트랜지스터는 INTWL2 노드가 하이 레벨의 논리값을 갖도록 인에이블된다. 그후, P2WL 신호는 부정된다.
동작중에, 트랜지스터(426) 또는 트랜지스터(424) 중의 어느 하나가 P1WL의 값을 로우 레벨의 논리값으로 복원하는 데에 사용될 수 있다. 이러한 동작이 행해질 때, P1CLK 신호는 반전되지 않고, 또 P1CLK 신호의 변경과 워드선 드라이버(310)의 남은 부분 사이에는 두 개의 트랜지스터 단 지연(stage delay)이 존재한다. 따라서, P1CLK 신호 다음의 두 개의 트랜지스터 단이 부정되어, 부정 신호가 트랜지스터(424)를 통하여 P1WL 신호를 복원한다. 그러나, P1CLK 신호 및 P2CLK 신호 모두가 내부 노드 INTWL1를 활성화하기 위해 단정될 필요가 있다. 따라서, P2CLK 신호는 인버터(442)에 의해서 반전된다. 이 상황에서, P2CLK 신호의 삽입과 내부 노드 INTWL1의 활성화 사이에는 항상 적어도 하나의 부가적인 인버터 지연이 존재한다.
트랜지스터(402∼422) 및 트랜지스터(448)는 각각 트랜지스터(424∼436)와 동일한 방법으로 기능하는 것에 주목하길 바란다. 각 회로가 유사한 방법으로 동작하기 때문에, P2WL 신호를 제공하는 회로의 동작은 여기에서는 상세히 기술하지 않을 것이다.
P1WL 신호 및 P2WL 신호가 상당량의 시간 동안 동시에 단정되지 않도록 하는 인버터외에도, 인버터(432), 트랜지스터(434, 436), 및 인버터(438)가 복원 동작에 사용된다. 이 복원 동작이 호출된 경우, 트랜지스터(424)가 인에이블되어 P1CLK 신호는 로우 레벨의 논리값으로 된다. 또한, 트랜지스터(424, 426)는 보다 작은 사이즈로 제조되어, 워드선 드라이버의 포트 1을 통한 순방향 경로가 워드선 드라이버를 통한 복원 경로보다 빠르게 되도록 한다. 속도를 증가시키도록 회로내의 트랜지스터의 상대적 사이즈를 결정하는 것은 당 기술 분야의 당업자에게는 공지의 기술이므로, 본 명세서에서는 상세히 기술하지 않는다.
트랜지스터(434) 및 트랜지스터(436)는 P1WL 신호를 부정하는 데에 사용된다. 여기서, 인버터(430) 내의 n-채널 트랜지스터는 P1WL 신호가 로우 레벨의 논리값을 유지하기에 충분하도록 설계되어 있지만, P1WL 신호를 매우 신속하게 스위칭하기에는 불충분한 크기인 것에 주목하길 바란다. 그러나, 트랜지스터(434) 및 트랜지스터(436)를 사용함으로써, P1WL 신호가 보다 신속하게 스위칭되도록 할 수 있다.
또한, 인버터(428)는 내부 노드 INTWL1에서 주어진 값으로 데이타를 유지하게 하는 피드백 기저(mechanism)이다. 또한, 트랜지스터(440, 444 또는 446) 중의 어느 하나가 디스에이블될 경우, 인버터(428, 430)에 의해 형성된 래치로 인해 데이터는 손실되지 않는다. 유사한 피드백 기능을 행할 수 있도록 다른 실시예를 구현할 수도 있다. 그러한 래치 동작 및 회로는 데이타 처리 기술에서의 당업자에게 잘 알려져 있으므로, 본 명세서에서는 상세히 기술하지 않는다.
도 5는 도 4에 도시한 워드선 드라이버(310)의 입출력 신호 사이의 관계를 도시한 도면이다. 도 5에 도시한 바와 같이, 제 1 포트에 대응하는 클럭(P1CLK)이 시간 t0에서 부정되기 전에, 데이터 값이 제 1 포트 P1IN에 공급된다고 가정한다. P1CLK 신호가 시간 t1에서 부정될 경우, 트랜지스터(424)는 인에이블된다. 트랜지스터(424)가 인에이블되면, INTWL1 노드는 하이 레벨의 논리값으로 상승한다. 그후, 이 하이 레벨의 논리 값은 인버터(430)에 의해 반전되어, P1WL 신호를 시간 t3에서 로우 레벨의 논리 값으로 하강시키는 데에 사용된다. 전술한 바와 같이, 트랜지스터(434)도 P1WL 신호를 로우 레벨의 논리 값으로 하강시키는 데에 사용된다. 이런 상황에서, P1CLK 신호가 P2CLK 신호 전에 실질적으로 부정될 경우, P1WL 신호는 P1CLK 신호에 응답하여 부정된다. 그러나, P2CLK 신호가 P1CLK 신호보다도 적어도 하나의 인버터 단 지연만큼 일찍 부정되어 있는 경우에는, 트랜지스터(426)는 INTWL1 신호를 하이 레벨의 논리 값으로 상승시킨다. 계속하여, 하이 레벨의 논리 값을 가지는 신호는 인버터(430)에 의해 반전되어, P1WL 신호를 부정하는 데에 사용된다. 다시 말해, P2CLK 신호는, P1CLK 신호가 부정되어 메모리 셀의 리셋 동작에 영향을 미치기 적어도 하나의 인버터 단 전에 하이 레벨의 논리 값을 가져야 한다. 따라서, 메모리 셀에 있어서 리셋 동작을 위한 OR 논리 기능이 행해진다. 이 OR 논리 기능으로의 입력은 P1CLK 신호나 지연되고 반전된 P2CLK 신호이다. 이 경우에도 P1CLK 신호 및 P2CLK 신호 모두가 워드선 드라이버(310)에 의해 수행되는 다이나믹 회로의 성능평가를 위해 제공되어야 하는 것에 주의하길 바란다. 본 발명의 일 실시예에 따르면, P1WL 신호의 리셋과 P1CLK 신호의 리셋 사이에 비해, P1WL 신호의 리셋과 P2WL 신호의 단정 사이의 경로에서 부가적인 반전 지연(즉, 인버터 지연)이 존재한다.
P1CLK 신호, P2CLK 신호, P1WL 신호 및 P2WL 신호 사이의 관계는 다음과 같은 논리 표현으로 정의될 수 있다.
상기의 논리 관계가 유지되도록 함으로써, P1WL 신호 및 P2WL 신호는 동시에 혹은 실질적으로 병행적으로 단정되지 않게 된다.
또한, 시간 t10에서 P2WL 신호가 로우 레벨의 논리 값으로 복원되도록 하기 위해서는, P2CLK 신호가 부정되거나 또는 단정된 P1CLK 신호가 반전되어야 한다. 도 5에 설명된 예에 있어서, P1CLK 신호가 P2CLK 신호가 부정되기 훨씬 전에 단정되기 때문에, P1CLK 신호는 인버터(422)에 의해서 반전되어, P2CLK 신호가 P2WL 신호의 값을 부정할 수 있기 전에, P2WL 신호의 논리값을 부정하는 데에 사용될 가능성이 매우 높다.
도 6은, 포트 2 클럭(P2CLK)의 상승에지가 포트 1 클럭(P1CLK) 신호가 부정된 다음 도착할 때 그 결과로서 P1WL 신호 및 P2WL 신호가 형성되어, 각 포트에 대한 클럭 신호간의 중첩은 존재하지 않는 것을 도시한 타이밍도이다. 도 6의 제 1 부분에서 알 수 있듯이, P1CLK 신호 및 P2CLK 신호는 어떠한 시점에도 중첩되지 않는다. 이런 상황하에서, 본 발명의 회로는 P2WL 신호가 발생하기 전에 P1WL 신호를 부정한다. 따라서, P1CLK 신호가 부정될 경우, P1WL 신호 또한 부정된다. 또한, P1CLK 신호가 부정된 후에 P2CLK 신호가 단정될 경우, P2WL 신호는 단정되지만 어떠한 시점에도 P1WL 신호와 중첩되지 않는다. 이들 P2WL 신호와 P1WL 신호가 중첩하지 않기 때문에, 메모리 회로로부터 잘못된 결과가 출력되지 않게 된다. 그러나, 도 6의 제 2 부분(중첩부분)에서는, P2CLK 신호가 부정될 경우 P1CLK 신호는 여전히 단정된다. 이런 상황하에서, P1CLK 신호 및 P2CLK 신호는 상당량 중첩되게 된다. 도 6의 타이밍도의 제 2 부분에서는, P2WL 신호는 P2CLK 신호를 반영하도록 부정된다. 그러나, P1WL 신호는 P2CLK 신호가 반전될 때까지 단정되지 않는다. 따라서, 반전동작에 관련한 지연은 없어진다. 이 기간의 시간은 P2WL 신호 및 P1WL 신호가 본 발명의 동작시에 동시에 인에이블되지 않도록 보장한다. 여기서, P2WL 신호의 상승시간과 P1WL 신호의 하강시간의 시간 차(time delta)사이에는, P1WL신호의 상승시간과 P2WL 신호의 하강시간에 비하여, 매우 작은 차이가 존재하는 것에 주목하길 바란다. 다음 관계에 의해,
P1WL 상승 - P2WL 하강 > P2WL 상승 - P1WL 하강
중첩되지 않는 경우에 비해, 약간의 중첩이 존재할 때 약간 많은 마진이 존재한다.
도 7은 P1CLK 신호 및 P2CLK 신호가 제로 클럭 스큐를 가지고, 50% 포인트에서 각각 스위칭되는 최악의 경우를 예로 도시한 타이밍도이다. 도 7에 있어서, P2CLK 신호가 단정됨과 동시에 P1CLK 신호가 로우 레벨의 논리 값으로 하강하기는 하지만, P1CLK 신호는 반전되어야 한다. 이 반전 동작에 관련한 지연은, P2WL 신호가 P1CLK 신호의 단정보다도 P1CLK 신호의 부정에 반응하도록 보장한다. 이러한 지연을 제공함으로써, 본 발명의 워드선 드라이버(310)는 P1WL 신호와 P2WL 신호 사이에서 최소의 중첩이 발생하게 된다. 여기서, P1WL 신호와 P2WL 신호 사이의 중첩이 전형적인 데이타 처리 분야에서 일반적으로 사용할 수 있는 트랜지스터의 임계 전압미만이므로, 중복 부분이 있다 하여도 최소량이거나 거의 영향이 없는 것에 주목하길 바란다. 많은 마진이 필요로 되는 경우, 반전지연이 증가되어야 한다. 본 발명의 다른 실시예에 따르면, 지연을 증가시키면서도 여전히 반전 기능을 가지기 위해 인버터(422)는 3개의 인버터를 구비하도록 변형된다. 도 7의 제 2 반주기에 있어서는, 반대상황이 기술되어 있다. 도 2의 제 2 반주기에서는 P1CLK 신호가 단정되는 반면 P2CLK 신호는 부정된다. 이 경우에도, P2CLK 신호가 통과할 필요가 있는 반전 지연은 P2CLK 신호로 하여금 P1WL 신호가 단정을 결정하도록 한다.
도 8은, P1CLK 신호가 부정되기 전에 P2CLK 신호가 단정될 때의 결과신호를 도시한 타이밍도로서, 이 경우에도 P2CLK 신호와 P1CLK 신호 사이에서 중첩이 발생할 때에도, P1WL 신호가 P2WL 신호와 중첩하지 않는다는 것을 예시한다.
전술한 설명은 듀얼포트 메모리 셀이 보다 작은 소자를 사용하여 구현되도록 하여, 듀얼포트 메모리 셀이 보다 작은 회로영역을 갖도록 한다는 점에 유의하여야 한다. 이렇게 회로 영역을 작게 함으로써, 동일한 회로영역내에 많은 메모리 셀을 구현하는 메모리 어레이를 통해 고밀도의 메모리 소자를 제조할 수 있다.
비중첩 워드선을 사용함으로써, 전술한 듀얼포트 메모리 셀이 구현될 수 있다. 그러나, 다른 분야에 있어서는, 중첩 입력 신호가 비중첩 출력 신호로 되도록 보장해야할 필요가 있는 경우가 있다. 예를 들면, 두 개의 입력 클럭이 입력될 때는 중첩하지만, 어떤 응용에 있어서는 공급될 때에는 비중첩되어야 한다고 가정한다. 이런 상황에서, 도 9에 도시한 바와 같은 워드선 드라이버 회로가 구현될 수 있다. 도 9에 있어서, P1IN 신호 및 P2IN 신호가 중첩된다고 가정한다. 도 9에 도시한 워드선 드라이버의 동작시, 트랜지스터(930, 932, 934)는 모두 인에이블되어 제 1 내부노드 INT1를 부정한다. 제 1 내부노드 INT1가 단정될 경우, P1OUT 신호가 단정된다. 또한, 로우 레벨의 논리값을 가지는 입력신호를 p-채널 소자에 공급함으로써 트랜지스터(928) 또는 트랜지스터(920)중의 어느 하나가 인에이블될 경우, INT1은 부정되게 된다. INT1이 부정될 경우, P1OUT 신호는 부정된다. 역으로, 트랜지스터(912, 914 및 916) 각각은 INT2가 로우 레벨의 논리값으로 하강시키도록 인에이블되어야 한다. INT2가 단정될 경우, P2OUT 신호는 단정된다. 반대로, 트랜지스터(904) 또는 트랜지스터(902)중의 어느 하나가 인에이블될 경우, 이 트랜지스터는 INT2를 하이 레벨로 상승시키며, 그리고 나서, P2OUT 신호는 부정되게 된다.
동작시, 트랜지스터(928) 또는 트랜지스터(920) 중의 어느 하나가 P1OUT 신호의 값을 로우 레벨의 논리값으로 복원시키도록 하는 데에 사용될 수 있다. 이러한 동작을 행하기 위해, P1CLK 신호는 부정되고, P1CLK 신호의 변경과 도 9의 드라이버 회로의 남은 부분 사이에 두 개의 트랜지스터 단 지연이 존재한다. 따라서, P1CLK 신호가 부정되자마자, 부정된 신호는 트랜지스터(920)를 통해서 P1OUT 신호를 복원한다. 그러나, P1CLK 신호는 단정되고 P2CLK 신호는 부정되어 내부노드 INT1을 활성화시킬 필요가 있다. 따라서, P2CLK 신호는 가변 반전 지연 회로(936)에 의해서 반전된다. 이런 상황에서, P2CLK 신호 부정의 삽입과 노드 INT1의 단정 사이에는 적어도 하나의 인버터 단 지연이 항상 존재한다.
여기서, 트랜지스터(902∼906) 및 트랜지스터(910∼916)는 각각 트랜지스터(920, 922) 및 트랜지스터(926∼934)와 유사한 방법으로 동작하는 것에 주목하길 바란다. 이들 회로가 유사하게 동작하기 때문에, P2OUT 신호를 제공하는 회로의 동작에 대해서는 상세히 기술하지 않을 것이다.
도 10은 본 발명의 다른 실시예에 따른 클럭발생회로를 도시한 도면으로서, 2개의 중첩된 클럭 신호가 본 발명의 회로에 입력된다. 도시한 바와 같이, 본 발명의 회로는 두 개의 비중첩 클럭 신호를 출력한다. 도 10의 클럭 발생 회로의 동작시, 제 1 내부노드 INT1을 단정하기 위해 트랜지스터(1028) 및 트랜지스터(1030)는 모두 인에이블되어야 한다. 이 INT1이 단정될 경우, P1 클럭 신호가 단정된다. 또한, p-채널 소자에 로우 레벨의 논리값을 공급함으로써 트랜지스터(1020) 또는 트랜지스터(1018)중의 어느 하나가 인에이블될 경우, 내부노드 INT1은 포지티브 논리값으로 된다. INT1이 포지티브 논리값으로 되고 복원될 경우, P1 클럭 신호가 부정된다. 역으로, 제 2 내부노드 INT2가 로우 레벨의 논리값으로 되도록 하기 위해서는 트랜지스터(1012) 및 트랜지스터(1014)가 모두 인에이블되어야 한다. INT2가 단정될 경우, P2 클럭 신호는 단정된다. 또한, 트랜지스터(1004) 또는 트랜지스터(1002)중의 어느 하나가 인에이블될 경우, 해당 트랜지스터는 INT2를 하이 레벨의 논리값으로 상승시킬 것이다. 그리고 나서, P2 클럭 신호가 부정된다.
동작시, P1 클럭(비중첩)신호의 값을 로우 레벨의 논리값으로 복원하는 데에 트랜지스터(1020) 또는 트랜지스터(1018)중의 어느 하나가 사용될 수 있다. 이러한 동작이 행해질 때, P1 클럭(중첩)신호는 반전되지 않고, P1 클럭(중첩)신호의 변경과 드라이버 회로의 남은 부분 사이에는 지연이 존재하지 않는다. 따라서, P1 클럭(중첩)신호가 부정되자마자, 부정된 신호는 트랜지스터(1018)를 통해서 P1 클럭(비중첩)신호를 복원한다. 그러나, P1 클럭(중첩)신호는 단정되고 P2 클럭(중첩)신호는 부정되어 내부노드 INT1을 활성화시킬 필요가 있다. 따라서, P2 클럭(중첩)신호는 가변 반전 지연 회로(1032)에 의해서 반전된다. 이런 상황에서, P2 클럭(중첩)신호의 삽입과 노드 INT1의 활성화 사이에는 적어도 하나의 인버터 단 지연이 항상 존재한다. 여기서, 트랜지스터(1002∼1006) 및 트랜지스터(1010∼1014)는 각각 트랜지스터(1018∼1022) 및 트랜지스터(1026∼1030)와 유사한 방법으로 동작하는 것에 주목하길 바란다. 이들 회로가 유사하게 동작하기 때문에, P2 클럭(비중첩)신호를 제공하는 회로의 동작에 관한 상세한 설명은 생략한다.
상기에 있어서, 본 발명의 바람직한 실시예에 대해서 설명했지만, 본 발명의 청구범위를 이탈하는 것 없이, 당업자는 다양하게 변경할 수 있다.
따라서, 본 발명에 따르면, 듀얼 포트 메모리에 통상적으로 관련된 기능성을 유지하면서 회로 영역의 필요성을 줄일 수 있는 듀얼 포트 메모리 액세스 방법이 제공된다.

Claims (20)

  1. 회로에 있어서,
    ① 제 1 입력 신호 및 제 2 입력 신호를 수신하는 입력 수단과,
    ② 상기 제 2 입력 신호를 수신하고, 상기 제 2 입력 신호를 지연시켜 지연된 제 2 입력 신호를 발생하고, 상기 제 1 입력 신호를 수신하고, 수신한 제 1 입력 신호를 지연시켜 지연된 제 1 입력 신호를 발생하는 지연 회로와,
    ③ 상기 제 1 입력 신호 및 상기 지연된 제 2 입력 신호에 응답하여, 제 1 출력 신호에 대한 활성 논리 상태를 선택적으로 단정하는 제 1 논리 회로와,
    ④ 상기 제 2 입력 신호 및 상기 지연된 제 1 입력 신호에 응답하여, 제 2 출력 신호에 대한 활성 논리 상태를 선택적으로 단정하고, 임의의 시간에 상기 제 1 입력 신호 및 상기 제 2 입력 신호중의 어느 하나만이 활성 상태를 가지는 제 2 논리 회로를 포함하는 회로.
  2. 제 1 항에 있어서,
    상기 제 1 입력 신호가 제 1 클럭 신호이고, 상기 제 2 입력 신호가 제 2 클럭 신호이고, 상기 제 1 및 제 2 클럭 신호 각각이 활성 상태 및 비활성 상태를 가지는 회로.
  3. 제 2 항에 있어서,
    적어도 상기 제 1 클럭 신호 및 상기 제 2 클럭 신호의 활성 상태의 일부가 병행적으로 발생하는 회로.
  4. 제 3 항에 있어서,
    상기 제 2 클럭 신호가 부정되어 있는 시간격 동안에, 상기 제 2 논리 회로가 상기 제 2 출력 신호를 선택적으로 비활성 상태에 두는 회로.
  5. 제 1 항에 있어서,
    상기 입력 수단이 제 1 데이터 신호를 수신하고, 상기 제 1 논리 회로는 상기 제 1 입력 신호가 단정되고, 상기 지연된 제 2 입력 신호가 단정되고, 상기 제 1 데이터 신호가 단정되는 시간격 동안에, 상기 제 1 출력 신호를 활성 상태로 두는 회로.
  6. 제 1 항에 있어서,
    상기 제 1 입력 신호가 부정되어 있는 시간격 동안에, 상기 제 1 논리 회로가 상기 제 1 출력 신호를 선택적으로 비활성 상태로 두는 회로.
  7. 제 1 항에 있어서,
    활성 상태인 상기 제 1 입력 신호 및 활성 상태인 상기 지연된 제 2 입력 신호중의 어느 하나를 수신할 시에, 상기 제 1 출력 신호를 선택적으로 비활성 상태로 두는 제 1 복원 회로를 더 포함하는 회로.
  8. 제 7 항에 있어서,
    활성 상태인 상기 제 2 입력 신호 및 활성 상태인 상기 지연된 제 1 클럭 입력 신호중의 어느 하나를 수신할 시에, 상기 제 2 출력 신호를 선택적으로 비활성 상태로 두는 제 2 복원 회로를 더 포함하는 회로.
  9. 제 1 항에 있어서,
    상기 제 1 출력 신호에 결합되어 상기 제 1 출력 신호를 저장하고, 상기 제 2 출력 신호에 결합되어 상기 제 2 출력 신호를 저장하는 래치 수단을 더 포함하는 회호.
  10. 제 1 항에 있어서,
    상기 제 2 입력 신호 및 상기 제 1 입력 신호를 수신하고, 상기 제 2 입력 신호를 반전시켜 반전된 제 2 입력 신호를 발생하고, 상기 제 1 입력 신호를 반전시켜 반전된 제 1 입력 신호를 발생하는 반전 회로를 더 포함하는 회로.
  11. 제 10 항에 있어서,
    상기 제 1 출력 신호의 위상과 상기 제 2 출력 신호의 위상은 어긋나 있는 회로.
  12. 복수의 출력 신호를 발생하는 신호 발생 회로에 있어서,
    ① 제 1 클럭 신호 및 제 2 클럭 신호를 수신하여, 제 1 클럭 신호를 지연시켜 지연된 제 1 클럭 신호를 발생하고, 수신한 제 2 클럭 신호를 지연시켜 지연된 제 2 클럭 신호를 발생하는 지연 회로와,
    ② 상기 지연 회로에 접속되어 상기 지연된 제 2 클럭 신호를 수신하는 제 1 입력, 상기 제 1 클럭 신호를 수신하는 제 2 입력, 제 1 데이터 신호를 수신하는 제 3 입력을 가지며, 상기 지연된 제 2 클럭 신호, 상기 제 1 클럭 신호 및 상기 제 1 데이터 신호에 응답하여, 제 1 내부 노드를 선택적으로 단정하는 제 1 논리 회로와,
    ③ 상기 제 1 논리 회로에 접속되고, 상기 제 1 클럭 신호와 상기 지연된 제 2 클럭 신호중의 어느 하나에 응답하여, 상기 제 1 내부 노드를 선택적으로 부정하고, 제 2 내부 노드가 단정되기 전에, 상기 제 1 내부 노드를 선택적으로 부정하는 제 1 복원수단
    을 포함하는 신호 발생 회로.
  13. 제 12 항에 있어서,
    상기 지연 회로에 접속되어 상기 지연된 제 1 클럭 신호를 수신하는 제 1 입력, 상기 제 2 클럭 신호를 수신하는 제 2 입력, 제 2 데이터 신호를 수신하는 제 3 입력을 가지며, 상기 지연된 제 1 클럭 신호, 상기 제 2 클럭 신호 및 상기 제 2 데이터 신호에 응답하여, 제 2 내부 노드를 선택적으로 단정하는 제 2 논리 회로와,
    상기 제 2 논리 회로에 접속되고, 상기 제 2 클럭 신호와 상기 지연된 제 1 클럭 신호중의 어느 하나에 응답하여, 상기 제 2 내부 노드를 선택적으로 부정하고, 상기 제 1 내부 노드가 단정되기 전에, 상기 제 2 내부 노드를 선택적으로 부정하는 제 2 복원 수단을 더 포함하는 신호 발생 회로.
  14. 제 13 항에 있어서,
    상기 제 1 내부 노드에 접속되어, 상기 제 1 내부 노드에 대응하는 제 1 논리 상태를 저장하고, 상기 제 1 논리 상태를 제 1 출력 신호로서 발생하는 제 1 래치 수단과,
    상기 제 2 내부 노드에 접속되고, 상기 제 2 내부 노드에 대응하는 제 2 논리 상태를 저장하고, 상기 제 2 논리 상태를 제 2 출력 신호로서 발생하는 제 2 래치 수단을 더 포함하는 신호 발생 회로.
  15. 제 14 항에 있어서,
    상기 제 1 출력 신호 및 상기 제 2 출력 신호가 비중첩되어 있는 신호 발생 회로.
  16. 제 15 항에 있어서,
    상기 제 1 클럭 신호 및 상기 제 2 클럭 신호가 중첩되어 있는 신호 발생 회로.
  17. 신호 발생 방법에 있어서,
    제 1 입력 신호 및 제 2 입력 신호를 수신하는 단계와,
    상기 제 2 입력 신호를 지연시켜 지연된 제 2 입력 신호를 발생하고, 상기 제 1 입력 신호를 지연시켜 지연된 제 1 입력 신호를 발생하는 단계와,
    상기 제 1 입력 신호 및 상기 지연된 제 2 입력 신호에 응답하여, 제 1 출력 신호에 대한 활성 논리 상태를 선택적으로 단정하는 단계와,
    상기 제 2 입력 신호 및 상기 지연된 제 1 입력 신호에 응답하여, 제 2 출력 신호에 대한 활성 논리 상태를 단정하되, 상기 출력 어느 하나만이 임의의 시간에 활성 상태를 가지게 되는 단계를 포함하는 신호 발생 방법.
  18. 제 17 항에 있어서,
    상기 제 1 입력 신호 및 상기 제 2 입력 신호의 활성 상태의 적어도 일부가 병행적으로 발생하는 신호 발생 방법.
  19. 제 18 항에 있어서,
    상기 제 1 입력 신호, 상기 지연된 제 2 입력 신호, 단정된 제 1 데이타에 응답하여 제 1 데이터 신호와 활성 상태의 상기 제 2 출력 신호를 수신하는 단계를 더 포함하는 신호 발생 방법.
  20. 제 17 항에 있어서,
    활성 상태인 상기 제 1 입력 신호 및 활성 상태인 상기 지연된 제 2 입력 신호중의 어느 하나에 응답하여, 상기 제 1 출력 신호를 선택적으로 활성 상태에 두는 단계를 더 포함하는 신호 발생 방법.
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