JP2002055941A

JP2002055941A - データ処理装置

Info

Publication number: JP2002055941A
Application number: JP2001201337A
Authority: JP
Inventors: San Juan Martin Martin; マーチンサンジュアンマーチン
Original assignee: ARM Ltd; Advanced Risc Machines Ltd
Current assignee: ARM Ltd
Priority date: 2000-07-17
Filing date: 2001-07-02
Publication date: 2002-02-20
Anticipated expiration: 2021-07-02
Also published as: US7031337B2; GB2364867B; JP4928683B2; GB2364867A; US20020006134A1; GB0017531D0

Abstract

(57)【要約】【課題】複数個のマスタ論理ユニットによる一個のス
レーブ論理ユニットへのアクセス制御用スレーブインタ
ーフェイス機構を備えるデータ処理装置、を提供する。【解決手段】所定の条件を適用して第一及び第二転送
請求の対応するスレーブ論理ユニットへの経路設定を制
御するアービトレーション制御ブロック３００を、スレ
ーブインターフェイス機構２２０内に設置する。これに
より、関連性のない複数個の転送請求の並行処理を可能
にする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データ処理装置及
び、複数個のマスタ論理ユニットによる一個のスレーブ
論理ユニットへのアクセス制御用スレーブインターフェ
イス機構、に関する。

【０００２】

【従来の技術】一般的にはデータ処理装置は一本のバス
を介して相互接続された複数個の論理ユニットを有し、
データは該バスを介して該論理ユニット間を転送され
る。こうした転送を実行する為に、第一論理ユニットが
第二論理ユニットに向けたデータ転送請求をバス上に出
力する。次に、第二論理ユニットはバスから該転送請求
を検索、取得し、転送請求を処理する為の適切な動作を
実行する。転送請求を送信するように設計された論理ユ
ニットは「マスタ」論理ユニットと呼ばれる。一方、こ
うした転送請求の受信手になるように設計された論理ユ
ニットは「スレーブ」論理ユニットと呼ばれる。

【０００３】こうしたデータ処理装置は図１に図示され
ており、ここで、該データ処理装置はマイクロコントロ
ーラチップ型式であると考えて良い。該チップは主シス
テムバス２００に接続された複数個のマスタ論理ユニッ
トを有する。即ち、テストコントローラ（以後、テスト
インターフェイスコントローラ（ＴＩＣ）と呼ぶ）１０
０、中央処理ユニット（ＣＰＵ）１１０、及び直接メモ
リアクセス（ＤＭＡ）コントローラ１２０、である。一
般にバス信号は該バスに接続された該複数個のマスタ論
理ユニットにより共有されるという事実により、任意の
特定時点でマスタ論理ユニットの内の一個のみがシステ
ムバスへのアクセスを許容される。従って、該様々なマ
スタ論理ユニットによるシステムバスへのアクセスを制
御する為に、アービタ１３０が設置される。ある一個の
マスタ論理ユニットがシステムバス２００へのアクセス
を所望する場合、それはバス請求信号を該アービタ１３
０に発行する。しかしながら、任意の特定時点でアービ
タが一個以上のバス請求信号を受信した場合には、アー
ビタは所定の優先条件を適用してどのマスタ論理ユニッ
トがシステムバス２００へのアクセスを獲得すべきかを
決定する。バスへのアクセスを請求する全てのマスタ論
理ユニットの中で最大の優先権を有するマスタ論理ユニ
ットに対して、アービタ１３０はアクセスを許容する。

【０００４】図１の例では、主システムバス２００に接
続された六個のスレーブ論理ユニットが存在し得る。即
ち、外部ＳＲＡＭ又はＲＯＭへのインターフェイスとし
て動作するスタティックメモリインターフェイス（ＳＭ
Ｉ）１４０、内部ＲＯＭメモリ１５０、内部ＲＡＭメモ
リ１６０、外部ＳＤＲＡＭへのインターフェイスとして
動作するＳＤＲＡＭコントローラ１９０、及び２個の周
辺バスサブシステム１７０、１８０、である。該第一周
辺バスサブシステム１７０はＤＭＡを必要としない周辺
装置に装備され、一方、該第二周辺バスサブシステム１
８０はＤＭＡを必要とする周辺装置に装備される。一般
に各周辺バスサブシステムはブリッジを介してメインバ
ス２００に接続された一本の周辺バスから構成され、該
個々の周辺装置は該周辺バスと接続される、ことが関連
技術に習熟している人には理解されよう。周辺バスと接
続された個々の周辺装置はスレーブ論理ユニットとなる
が、該周辺バスサブシステムの総体はメインバス２００
に接続された単一のスレーブ論理ユニットと論理的には
考え得る、ことも関連技術に習熟している人には理解さ
れよう。

【０００５】

【発明が解決しようとする課題】図１におけるアプロー
チの一つの特徴は、このアプローチにより全マスタ論理
ユニットがシステム内の全スレーブ論理ユニットに単一
のバスを介してアクセス可能になる、ことである。しか
しながらこの簡潔な融通性を実現する為に、図１のアー
キテクチャは該アービタを使用して以下の条件を強制す
る。即ち、ある一個のマスタ論理ユニットが該バスへの
アクセスを許容された場合、バスへのアクセスを請求し
ている他のマスタ論理ユニットはこの現行マスタ論理ユ
ニットがその転送を終了するまで待機せねばならない。
この条件は該データ処理装置の処理速度に対する制限因
子になる、ことが理解されよう。

【０００６】

【課題を解決するための手段】第一態様において、第一
マスタ論理ユニットを複数個のスレーブ論理ユニットと
接続して該第一マスタ論理ユニットが該スレーブ論理ユ
ニットのいずれか一つに第一転送請求を発行することを
可能にする為の第一バスと、第二マスタ論理ユニットを
該複数個のスレーブ論理ユニットのサブセットと接続し
て該第二マスタ論理ユニットが該サブセット内のスレー
ブ論理ユニットのいずれか一つに第二転送請求を発行す
ることを可能にする為の第二バスと、該サブセット内の
各スレーブ論理ユニットと関連し且つ切り換え論理を含
むスレーブインターフェイス機構を備えるデータ処理装
置であって、該切り換え論理は該第一バスと該第二バス
のいずれか一方を該対応するスレーブ論理ユニットに接
続して該第一転送請求と該第二転送請求のいずれか一方
が該対応するスレーブ論理ユニットに経路設定されるこ
とを可能にする、ことを特徴とするデータ処理装置、を
本発明は提供する。

【０００７】ある幾つかのマスタ論理ユニットは利用可
能なスレーブ論理ユニットのあるサブセットにアクセス
するのみで充分であり、従って全マスタ論理ユニットが
システム内の全スレーブ論理ユニットにアクセス可能に
なる必要はない、ことが本発明に従って多くの実用的実
装において実現された。この事実は、先述した図１の例
に関して例示し得る。

【０００８】通常動作中に主システムバス２００を用い
る二個のマスタ論理ユニット、即ちＣＰＵ１１０及びＤ
ＭＡコントローラ１２０、が存在することが関連技術に
習熟している人には理解されよう。通常動作中に、ＤＭ
Ａコントローラ１２０は外部ＳＤＲＡＭと該ＤＭＡ可能
周辺装置間でデータを転送し得て、その為にスレーブ論
理ユニット１８０、１９０を使用する。ＣＰＵ１１０は
一般的には、その命令とデータを主に内部メモリ（ＲＯ
Ｍ／ＲＡＭ）及び外部ＳＲＡＭから取り出す。いずれの
場合も、ＣＰＵはスレーブ論理ユニット１４０、１５
０、及び１６０へのアクセスを必要とする。ＣＰＵは
又、スレーブ論理ユニット１９０を介して外部ＳＤＲＡ
Ｍからのデータにアクセスすることも可能である。更に
実際ＣＰＵ１１０は、内部レジスタにアクセスしスレー
ブ論理ユニット１８０を介してＤＭＡ可能周辺装置上で
割り込み処理を遂行する必要があり得る。

【０００９】従って、ＣＰＵ１１０はスレーブ論理ユニ
ット１８０、１９０にアクセスする必要があり得るが、
他方ＣＰＵ１１０はその時間の多くをスレーブ論理ユニ
ット１４０、１５０、１６０、及び恐らく１７０へのア
クセスに費やす可能性が高い、ことが理解される。一
方、ＤＭＡコントローラ１２０は、通常動作中にはスレ
ーブ論理ユニット１８０、１９０へのアクセスを所望す
るのみである。アービタ１３０は、任意の特定時点で唯
一個のマスタ論理ユニットに主システムバス２００への
アクセスを許容することにより、スレーブ論理ユニット
へのアクセス間に衝突が発生しないことを保証する。し
かしながら、この条件は該データ処理装置の総体的効率
をまさしく制限してしまう、なぜならば一回に処理され
得る転送請求は唯一個であるからである。従って、異な
るマスタ論理ユニットが異なるスレーブ論理ユニットへ
のアクセスを所望する場合でさえ、実際にはアクセス間
の衝突問題は発生しない。

【００１０】従って本発明に従い、全マスタ論理ユニッ
トを全スレーブ論理ユニットと接続する為の単一バスを
設置するよりむしろ、マスタ論理ユニットの少なくとも
一個を複数個のスレーブ論理ユニットのサブセットと接
続する為の付加的バスを設置する。すると、該第一バス
は、複数個のスレーブ論理ユニットを任意の複数個のマ
スタ論理ユニットと接続する為に使用される。ここに、
該任意の複数個のマスタ論理ユニットは、該第二バスに
接続された該スレーブ論理ユニットのサブセット以上の
スレーブ論理ユニットへのアクセスを請求する。他方、
該第二バスは好適には、該スレーブ論理ユニットのサブ
セットを任意の複数個のマスタ論理ユニットと接続する
為に使用される。ここに、該任意の複数個のマスタ論理
ユニットは、該スレーブ論理ユニットのサブセットへの
アクセスを請求するのみである。

【００１１】この構成は、スレーブ論理ユニットのサブ
セットが第一又は第二バスのいずれか一方に接続され得
ることを要求する。従って、該サブセット内の各スレー
ブ論理ユニットと関連し且つ第一又は第二バスのいずれ
か一方を対応するスレーブ論理ユニットに接続する切り
換え論理を含むスレーブインターフェイス機構、を本発
明は提供する。このアプローチにより、第一及び第二バ
ス上の両マスタ論理ユニットからの転送請求は、必要に
応じて且つ必要な時に該対応するスレーブ論理ユニット
に経路設定され得る。このアプローチの顕著な利点は、
一個以上のマスタ論理ユニットがスレーブ論理ユニット
のサブセットへのアクセスを請求するのみである実装に
おいて、並行転送が遂行可能である点である。その理由
は、こうしたマスタ論理ユニットは該サブセット内のス
レーブ論理ユニットにアクセスするが、他方、他のマス
タ論理ユニットは他のスレーブ論理ユニットにアクセス
し得る、からである。

【００１２】マスタ論理ユニットの少なくとも一個を第
一バスではなく代わりに第二バスに接続する際に生ずる
一つの問題は、様々なマスタ論理ユニット間の該アービ
トレーションがより複雑になる、ことである。第一バス
上のマスタ論理ユニットに接続された任意のアービタは
第二バスに接続された任意のマスタ論理ユニットを制御
し得ない、ことは明らかであろう。同様に、第二バス上
の一個以上のマスタ論理ユニットに接続された任意のア
ービタは、第一バス上のマスタ論理ユニットによるスレ
ーブ論理ユニットへのアクセスを制御し得ない、ことは
明らかであろう。第一バス上のアービタが第二バス上の
任意のアービタと交信して衝突アクセスの発生を防止す
る、という機構の構築は複雑な問題であることが理解さ
れよう。しかしながら、好適実施例では、この問題は各
スレーブインターフェイス機構にアービトレーション制
御ユニットを設置することにより解決される。該アービ
トレーション制御ユニットは、所定の条件を適用して第
一及び第二転送請求の対応するスレーブ論理ユニットへ
の経路設定を制御する。この場合、該対応するスレーブ
論理ユニットは第一及び第二転送請求の内の一方を既に
処理しつつあり、他方の転送請求は該スレーブ論理ユニ
ットに対して発行された瞬間である、という状況であ
る。このアービトレーション制御ユニットの設置によ
り、該衝突アクセス問題に対する有効にして単純な解決
が提供される。この設置なくしては、全てのマスタ論理
ユニットが単一のアービタによって制御されていないこ
との結果として、衝突問題が生じているであろう。

【００１３】好適実施例において、第一及び第二転送請
求はバースト転送請求であり、各バースト転送請求は複
数個の順次転送請求により後続される一個の非順次転送
請求を含む。更に、該アービトレーション制御ユニット
により適用される該所定条件は、以下の方式のものであ
る。即ち、該マスタ論理ユニットの一個からのある非順
次転送請求の発行に際して、スレーブインターフェイス
機構はその非順次転送請求のスレーブ論理ユニットへの
経路設定を延期し、この延期は該スレーブ論理ユニット
により既に処理されつつある任意のバースト転送請求の
処理が完了するまで継続される。非順次転送請求はその
アドレスが先行転送と関係しない請求であり、一方、順
次転送請求はそのアドレスが先行転送のアドレスに対す
る所定の増加関係に従う請求である、ことが関連技術に
習熟している人には理解されよう。好適実施例では、各
マスタ論理ユニットは、その転送請求の一部として転送
が順次か非順次かを識別する制御信号を発行する。

【００１４】非順次転送請求のスレーブ論理ユニットへ
の経路設定の延期は転送請求に関連して使用されるプロ
トコルに応じて複数個の方式があり得る、ことが理解さ
れよう。しかしながら好適実施例では、スレーブ論理ユ
ニットは現行の転送請求が処理されたことを確認する確
認応答信号を発行し、各マスタ論理ユニットは該確認応
答信号を受信してから次転送請求を発行する。更に、ア
ービトレーション制御ユニットは、延期された非順次転
送請求を発行したマスタ論理ユニットへの確認応答信号
の出力を差し控えて、該スレーブ論理ユニットが該非順
次転送請求を受信可能になるまで該マスタ論理ユニット
が非順次転送請求をアサートし続けることを保証する。

【００１５】第一転送請求の処理が次第一転送請求が処
理される以前に完了するアービトレーションに対する上
記のアプローチは、受動的なアービトレーションアプロ
ーチと考え得る。その理由は、様々なマスタ論理ユニッ
ト間の相対的優先権を考慮に入れることは何ら試みられ
ておらず代わりに転送請求は先入れ先処理ベースで処理
されている、からである。それにもかかわらず、この受
動的アービトレーションアプローチはスレーブインター
フェイス機構の複雑性を軽減するものであり、一バース
トの転送により生成される最大待ち時間（ｌａｔｅｎｃ
ｙ）が許容可能である状況且つ／又（例えば、ＳＤＲＡ
Ｍコントローラにおけるように）スレーブの処理性能が
バースト転送により最大化される状況、においては完全
に満足すべきものであろう。

【００１６】しかしながら代替的実施例において、より
能動的なアービトレーションアプローチが採用され得
て、バースト転送請求間でのアービトレーションを遂行
する。特に一実施例において、アービトレーション制御
ユニットにより適用される所定条件は、以下の方式のも
のである。即ち、マスタ論理ユニットの一個からのある
非順次転送請求の発行に際して、該スレーブ論理ユニッ
トにより既に処理されつつある任意のバースト転送請求
の処理完了を待つことなく、スレーブインターフェイス
機構はその非順次転送請求のスレーブ論理ユニットへの
経路設定を実行する。

【００１７】再び、こうしたアービトレーションアプロ
ーチが実装される方式はこうした転送請求に使用される
プロトコルに応じて変化する、ことが理解されよう。し
かしながら好適実施例では、各マスタ論理ユニットは、
各転送請求の一部として転送請求のタイプを指示する制
御信号を発行する。更に、アービトレーション制御ユニ
ットは、該制御信号が対応するスレーブ論理ユニットに
出力される以前に該制御信号を操作して、一個のバース
ト転送請求が複数個のより短い長さのバースト転送請求
に分割されることを可能にする。

【００１８】ある実施例では、該所定条件は各マスタ論
理ユニットに対する相対的優先権を特定する。更に、こ
の優先権情報はアービトレーション制御ユニットにより
使用されて、マスタ論理ユニットの一個からのある非順
次転送請求の発行に際して、該スレーブ論理ユニットに
より既に処理されつつあるバースト転送請求に割り込み
を掛けるか否か、を決定する。

【００１９】代替的又は追加的に、以下の方式で、該所
定条件は一個のバースト転送請求の最大長を特定し得
る。即ち、マスタ論理ユニットの一個からのある非順次
転送請求の発行に際して、該スレーブ論理ユニットによ
り既に処理されつつある一個のバースト転送請求が該最
大長に到達している場合には、該スレーブ論理ユニット
により既に処理されつつある該バースト転送請求の処理
完了を待つことなく、スレーブインターフェイス機構は
その非順次転送請求のスレーブ論理ユニットへの経路設
定を実行する。最大長は適切な長さ、たとえば、１つの
転送請求又は複数の転送請求である事が理解されるであ
ろう。

【００２０】該最大長バースト転送請求の待ち時間が重
大な問題になる場合、又は該接続されたスレーブでの処
理性能がより短いバースト転送請求アクセスの実行によ
り逆に妨害されない場合に、上記の能動的アービトレー
ションアプローチはより適切である、ことが理解されよ
う。

【００２１】上記のアービトレーション技術は採用され
得る唯一のアービトレーション技術ではなく、実際、実
装に応じて任意の適切なアービトレーションアプローチ
が採用され得る、ことも関連技術に習熟している人には
理解されよう。

【００２２】好適実施例では、スレーブインターフェイ
ス機構はバッファを含む。該バッファは、該マスタ論理
ユニットの一個から該対応するスレーブ論理ユニットへ
発行されるある転送請求を、他の転送請求が該スレーブ
論理ユニットにより既に処理されつつある場合に、一時
的に格納する。

【００２３】スレーブインターフェイス機構内でのバッ
ファの利用は様々な状況において有用である、ことが証
明される。例えば好適実施例では、一個の転送請求は、
第一クロックサイクルにおいて発行される第一部分と第
二クロックサイクルにおいて発行される第二部分、を含
む。延期された非順次転送請求を発行したマスタ論理ユ
ニットへの確認応答信号出力をアービトレーション制御
ユニットが差し控える先述の受動的アービトレーション
アプローチを考えると、該バッファは該非順次転送請求
の第一部分を格納する。一方、アービトレーション制御
ユニットは第二クロックサイクルにおいて、延期された
非順次転送請求を発行したマスタ論理ユニットへの確認
応答信号の出力を差し控える。これにより実際、以下の
ことが保証される。即ち、非順次転送請求の第一部分
は、再発行される必要がない。一方、第二部分は、該ス
レーブ論理ユニットが該非順次転送請求を受信可能にな
るまでアサートされ続ける。

【００２４】第二局面において、本発明の該第一局面に
従うデータ処理装置用のスレーブインターフェイス機
構、を本発明は提供する。該スレーブインターフェイス
機構は、該第一バスとの接続用の第一接続と、該第二バ
スとの接続用の第二接続と、該対応するスレーブ論理ユ
ニットが該スレーブインターフェイス機構に接続される
ことを可能にする第三接続、を含む。該第一バスと該第
二バスのいずれか一方を該対応するスレーブ論理ユニッ
トに接続して該第一転送請求と該第二転送請求のいずれ
か一方が該対応するスレーブ論理ユニットに経路設定さ
れることを可能にする切り換え論理、を該スレーブイン
ターフェイス機構は含む。

【００２５】

【実施例】添付図面に図示された本発明の好適実施例を
参照して、本発明を以下に単に例示として説明する。図
２は、本発明の好適実施例に従うデータ処理装置のブロ
ック図である。本データ処理装置は、前述した図１のデ
ータ処理装置と同一のマスタ論理ユニットとスレーブ論
理ユニットを有する。従って、図解の為、前述した図１
の構成要素と同一の構成要素には同一の参照番号を付
す。

【００２６】前述のように、ある幾つかのマスタ論理ユ
ニットはしばしば、データ処理装置により提供される全
スレーブ論理ユニットのあるサブセットにアクセスする
のみで充分である、ことが実現された。例えば、図１に
関して前述したように、ＤＭＡコントローラ１２０は外
部ＳＤＲＡＭとＤＭＡ可能周辺装置間でデータを転送す
るというその通常動作の実行を可能にする為に、周辺バ
スサブシステム１８０とＳＤＲＡＭコントローラ１９０
を使用するだけで良い。

【００２７】従って本発明の好適実施例に従い、好適実
施例のデータ処理装置においては、ＤＭＡコントローラ
１２０をシステム内の全スレーブ論理ユニットに接続す
るよりむしろ、ＤＭＡコントローラ１２０を周辺バスサ
ブシステム１８０とＳＤＲＡＭコントローラ１９０にの
み接続する。該第一メインバス２００の他にこの接続の
実装の為に第二メインバス２１０が設置され、ＤＭＡコ
ントローラ１２０は第二メインバス２１０にのみ接続さ
れる。

【００２８】周辺バスサブシステム１８０とＳＤＲＡＭ
コントローラ１９０は、第一メインバス２００に接続さ
れた複数個のマスタ論理ユニットと第二メインバス２１
０に接続されたＤＭＡコントローラ１２０の双方からア
クセス可能である必要がある。この結果、周辺バスサブ
システム１８０とＳＤＲＡＭコントローラ１９０が第一
及び第二メインバス２００、２１０と接続可能である必
要性が存在する。この条件の実装の為に、スレーブイン
ターフェイス機構２２０がこれら二個のスレーブ論理ユ
ニットの各々用に設置されて、二個のメインバス２０
０、２１０とこれらの二個の対応するスレーブ論理ユニ
ットとの間のインターフェイスとして機能する。図２に
おいて、該スレーブインターフェイス機構２２０は二方
向多重化装置モジュールとして図示されている。その基
本的機能は、必要に応じて第一メインバス２００又は第
二メインバス２１０のいずれか一方を該対応するスレー
ブ論理ユニットに接続して、対応するスレーブ論理ユニ
ットへのアクセスを必要とするどのマスタ論理ユニット
もが転送請求を該スレーブ論理ユニットに経路設定する
ことを可能にする、ことである。好適実施例では、スレ
ーブインターフェイス機構２２０はデフォルト位置を有
する。即ち、例えば、第一メインバス２００上の一個の
マスタ論理ユニットから転送請求が発行されない限り、
第二メインバス２１０は該スレーブ論理ユニットに接続
し得る。

【００２９】このアーキテクチャの主な利点の一つは、
例えば図２の矢印２３０、２４０、及び２５０により指
示されているように、並行転送が遂行可能であることで
ある。これらの矢印により表示されているように、ＣＰ
Ｕ１１０は命令をＲＯＭから取り出し、一方、ＤＭＡコ
ントローラ１２０はＳＤＲＡＭコントローラ１９０を介
して外部ＳＤＲＡＭからの周辺提供データを処理しつつ
ある。幾つかのマスタ論理ユニットがデータ処理装置に
より提供される全スレーブ論理ユニットのあるサブセッ
トにアクセスするのみで良い状況においては、このアプ
ローチは図１のアーキテクチャを凌駕する顕著な実行性
能上の利点をもたらす、ことが理解されよう。

【００３０】図２から判断すると、二個のメインバスの
みを設置すべきであるという必然性はなく、その代わり
に該スレーブ論理ユニットのある異なるサブセットにア
クセスするのみで良い一個の更なるマスタ論理ユニット
を特定し得るならば、一個の更なるメインバスを設置し
得る、ことが理解されよう。該一個の更なるメインバス
は、該一個の更なるマスタ論理ユニットをスレーブ論理
ユニットの該対応するサブセットに接続する。該サブセ
ット内の各スレーブ論理ユニットは又、関係するメイン
バス間の切り換えを必要に応じて遂行するスレーブイン
ターフェイス機構２２０、に接続されている。

【００３１】実際、特定されるこれらの個別のサブセッ
トは完全に独立している必要はなく、その代わりに一個
以上のスレーブ論理ユニットが二個以上のサブセット内
に含まれ得る、ことが理解されよう。その場合は、任意
のそうしたスレーブ論理ユニットに接続されているスレ
ーブインターフェイス機構２２０は、該スレーブ論理ユ
ニットに接続可能の必要のあるバスの数に応じて、単に
二方向多重化機能よりむしろｎ方向多重化機能を提供す
る必要がある、ことが理解されよう。

【００３２】更に、任意の特定のメインバスに接続され
得るマスタ論理ユニットの数に制限はない、ことが理解
されよう。図２では、第一メインバス２００に接続され
ている二個のマスタ論理ユニット１００、１１０と第二
メインバス２１０に接続されている唯一個のマスタ論理
ユニット１２０、が存在する。しかしながら、異なる数
のマスタ論理ユニットが第一メインバス又は第二メイン
バスに接続され得る、と考え得る。従って例えば、複数
個のマスタ論理ユニットは、その各々が該サブセット内
のスレーブ論理ユニット１８０、１９０へのアクセスを
必要とするのみならば、第二メインバス２１０に接続さ
れ得る。一般的には、一個以上のマスタ論理ユニットが
第二メインバス２１０に接続されているならば、アービ
タが設置されて第二メインバスに接続されている様々な
マスタ論理ユニット間のアービトレーションを実行する
ことになろう。次に該アービタは標準的な方式で動作し
て、第二メインバスに接続されている該マスタ論理ユニ
ットにより発行された様々なバス請求信号間のアービト
レーションを実行する。

【００３３】関連技術に習熟している人には明白であろ
うが、図２に図示されているスレーブインターフェイス
機構２２０の顕著な利点は、該スレーブインターフェイ
ス機構が規格モジュールとして開発可能であり、従って
個別サブセット内で特定されるスレーブ論理ユニットの
数に応じて必要な回数だけ設計においてインスタンシエ
ート可能である、ことである。これにより、回路設計者
は該データ処理装置を製作する方式において多大な柔軟
性を獲得する。該規格モジュールは相互連結され得て二
個以上のメインバスを一個の特定のスレーブ論理ユニッ
トに接続可能にする、ことも理解されよう。

【００３４】本発明の好適実施例に従う該スレーブイン
ターフェイス機構とその機能を、図３を参照してより詳
細に説明する。まず、図３と後述する図４における信号
の呼称規約に関して説明する。Ｈ１ｘｘｘ信号は、例と
して図２のＣＰＵ１１０と仮定するマスタ１により発行
及び受信される信号に該当する。Ｈ２ｘｘｘ信号は、例
として図２のＤＭＡコントローラ１２０と仮定するマス
タ２により発行及び受信される信号に該当する。Ｈｘｘ
ｘ信号は、スレーブ論理ユニットにより発行及び受信さ
れる信号に該当する。

【００３５】図３から分るように、スレーブインターフ
ェイス機構２２０は、経路３０５上でＣＰＵ１１０から
のアドレス及び制御信号を受信し、経路３４５上でＣＰ
Ｕ１１０からのデータを書き込む。同様に、スレーブイ
ンターフェイス機構２２０は、経路３１５上でＤＭＡコ
ントローラ１２０からのアドレス及び制御信号を受信
し、経路３５５上でＤＭＡコントローラ１２０からのデ
ータを書き込む。好適実施例では、該制御信号は、転送
のタイプを識別するＨＴＲＡＮＳ信号の形式を取る。

【００３６】図３から明らかなように、経路３０５及び
３１５上で受信されるアドレス及び制御信号は多重化装
置３３０と多重化装置３４０の双方とアービトレーショ
ン制御ブロック３００まで搬送される。アービトレーシ
ョン制御ブロック３００により適用される所定条件に応
じて、アービトレーション制御ブロック３００は多重化
制御信号を経路３３５上で多重化装置３３０、３４０ま
で発行して、どのマスタのアドレス及び制御信号が各多
重化装置３３０、３４０により出力されるかを制御す
る。

【００３７】前述のように、同一のメインバスに接続さ
れている異なるマスタ論理ユニット間のアービトレーシ
ョンを実行する責務は、スレーブインターフェイス機構
よりむしろアービタ１３０により依然として遂行され
る。従って該アービタは、任意バス上の特定のマスタか
らバス請求信号を受信し且つ対応するバスへのアクセス
が許容された場合に個々のマスタに許容信号を発行する
責務を有する。一個のマスタ論理ユニット１２０のみが
第二メインバス２１０に接続されている図２の例では、
アービタは実際には必要なくその代りに、アービタから
一般的には該許容信号を受信するであろうマスタ論理ユ
ニット１２０の関係入力が恒久的にアサートされる。具
体的には、ＤＭＡコントローラ１２０が第二メインバス
２１０へのアクセスを恒久的に許容されるという形態
で、該関係入力が恒久的にアサートされる。

【００３８】どのマスタ論理ユニットがそれが接続され
ているバスへのアクセスを獲得するべきかを決定する基
本的責務は、依然としてアービタ１３０により担当され
る。従って、スレーブインターフェイス機構は、各マス
タ論理ユニットにより発行されたバス請求信号を考慮す
る必要がない。その代りに、一個の該メインバス上の一
個のマスタ論理ユニットから転送請求が発行され一方他
のメインバス上のマスタ論理ユニットからの他の転送請
求が該スレーブ論理ユニットにより既に処理されつつあ
る場合、スレーブインターフェイス機構は単にその対応
するスレーブ論理ユニットへのアクセスのアービトレー
ションを処理するのみで充分である。

【００３９】好適実施例では、こうしたアービトレーシ
ョンを実行する二つの代替的方式をスレーブインターフ
ェイス機構に対して考える。第一アプローチは、アービ
トレーションがバースト転送間のみで遂行される受動的
アービトレーションアプローチである。このアービトレ
ーション技術は、一バーストの転送により生成される最
大待ち時間が許容可能であるシステム且つ／又（例え
ば、ＳＤＲＡＭコントローラにおけるように）スレーブ
の処理性能がバースト転送により最大化されるシステ
ム、上で好適である。該アプローチは以下のように説明
され得る。

【００４０】ある非順次転送請求が該マスタ論理ユニッ
トの一個から開始された時点で常に他のどのマスタ論理
ユニットも該スレーブ論理ユニットにアクセス途中でな
いならば、スレーブインターフェイス機構はその信号を
スレーブ論理ユニット上に多重化する。従って図３にお
いてこの場合には、マスタ論理ユニットの内一個のみが
アドレス及び制御データを出力し、多重化装置３３０、
３４０の入力の内一個のみが入力された該アドレス及び
制御データを受信する。従って、アービトレーション制
御ユニット３００は多重化制御信号を経路３３５上に発
行して、多重化装置３３０に有効なアドレス及び制御デ
ータを出力させる。一方、多重化装置３４０は、他の該
入力上のデータ即ち無効データ、の出力を指示される。
この受動的アービトレーション構成においては、ブロッ
ク４００内の回路は必要がなく、その代りに多重化装置
３３０、３４０の出力が多重化装置３７０の入力に直接
提供される（多重化装置３４０の場合は、これはその目
的を後述するレジスタ３８０を介して遂行される）。多
重化装置３７０は又アービトレーション制御ユニット３
００からの経路３３５上の多重化制御信号を受信し、そ
れによりアービトレーション制御ユニット３００は多重
化装置３７０に多重化装置３３０からのその入力をスレ
ーブ論理ユニットへ出力させる。

【００４１】ある非順次転送請求が該マスタ論理ユニッ
トの一個から開始された時点で他のマスタ論理ユニット
が該スレーブ論理ユニットに既にアクセス途中であるな
らば、図３から明らかなように、該非順次転送請求を開
始した該マスタ論理ユニット（以後、延期マスタ論理ユ
ニットと呼ぶ）からのアドレス及び制御データは多重化
装置３４０によりレジスタ３８０まで出力される。しか
しながら今回は、多重化装置３７０はこのアドレス及び
制御データを該スレーブ論理ユニットまで出力しない。
このシナリオでは、アービトレーション制御ユニット３
００は該延期マスタ論理ユニットへ発行すべき確認応答
信号をデアサート（ｄｅ−ａｓｓｅｒｔ）する。これ
は、延期マスタ論理ユニットに非順次転送請求をアサー
トさせ続けさせる効果、を有する。スレーブ論理ユニッ
トが現行のバースト転送請求の処理を完了するや否や、
該延期された非順次転送請求は処理の為にスレーブ論理
ユニットに搬送され得る。従って、該確認応答信号はア
ービトレーション制御ブロック３００により再アサート
されて、延期マスタ論理ユニットが延期された非順次転
送請求のアサート停止を遂行することを可能にする。

【００４２】このシナリオの方式を、図３の頭半分の箇
所で説明する。好適実施例では、各転送請求は該二つの
クロックサイクルにおいて発行される。該第一クロック
サイクルにおいて該アドレス及び制御データが発行さ
れ、該第二クロックサイクルにおいて該対応するデータ
が（書き込みの場合はマスタから、読み取りの場合はス
レーブから）発行される。スレーブ論理ユニットは、転
送請求が処理された場合第二クロックサイクル中で、以
後ＨＲＥＡＤＹ信号と呼ばれる確認応答信号を発行す
る。次にこのＨＲＥＡＤＹ信号は該マスタ論理ユニット
に返信されて、マスタ論理ユニットは続いて次転送請求
を発行可能であり次クロックサイクル中にそのアドレ
ス、制御、及びデータ信号を搬送可能である、ことを確
認する。図３から分るように、経路３７５上をスレーブ
論理ユニットから返信されたＨＲＥＡＤＹ信号は、多重
化装置３１０、３２０まで搬送される。多重化装置３１
０、３２０は又、経路４０５上でアービトレーション制
御ブロック３００から更なる入力を受信する。次にアー
ビトレーション制御ブロック３００は制御信号を経路４
１５上で多重化装置３１０、３２０まで発行可能であ
り、該二個の入力のどちらを各多重化装置が出力すべき
かを決定する。

【００４３】従って、ＣＰＵ１１０（マスタ１）がある
バースト転送請求を開始した時点でＤＭＡコントローラ
１２０（マスタ２）が既にバースト転送書き込み請求の
途中にあるならば、経路３１５上で受信されるＤＭＡコ
ントローラ１２０のアドレス及び制御データは多重化装
置３３０、３７０を介してスレーブ論理ユニットまで経
路設定される。一方、経路３５５上で受信されるＤＭＡ
コントローラ１２０の書き込みデータは、多重化装置３
９０を介してスレーブ論理ユニットまで経路設定され
る。該バースト内の任意の個別転送請求用の該書き込み
データは、該対応するアドレス及び制御データに対して
一クロックサイクル後に提供される。スレーブ論理ユニ
ットが書き込みデータを受信する毎に、同一クロックサ
イクルにおいてスレーブ論理ユニットは該ＨＲＥＡＤＹ
信号を経路３７５上でアサートする。アービトレーショ
ン制御ユニット３００は多重化装置３２０にＨＲＥＡＤ
Ｙ信号を経路３９５上で直接ＤＭＡコントローラ１２０
まで出力させることにより、ＤＭＡコントローラ１２０
が該バースト転送を継続することを可能にする。

【００４４】ＣＰＵ１１０が（非順次転送請求で開始し
た）そのバースト転送請求を発行した時、このバースト
転送請求は経路３０５上で受信され多重化装置３４０を
介してレジスタ３８０まで経路設定される。この段階で
レジスタ３８０は、ＣＰＵ１１０により発行された該非
順次転送請求のアドレス及び制御データをバッファに格
納する。次クロックサイクル中に、ＣＰＵ１１０は該非
順次転送請求の対応データを発行し、又、一般的には順
次転送請求である次転送請求のアドレス及び制御データ
を発行する。しかしながらこのクロックサイクル中に、
アービトレーション制御ブロック３００は多重化装置３
１０に指示して、経路４０５上でアービトレーション制
御ブロック３００により出力される該信号を経路４１５
上で選択させる。これは、ＨＲＥＡＤＹ信号のデアサー
トされたヴァージョンである。従って、このＨＲＥＡＤ
Ｙ信号のデアサートヴァージョンは経路３８５上を出力
されてＣＰＵ１１０まで返信され、次クロックサイクル
中にＣＰＵ１１０が新規信号をメインバス２００上へ発
動することを防止する。実際、アサートされたＨＲＥＡ
ＤＹ信号を受信した後で初めて、ＣＰＵ１１０は該サイ
クル中に新規信号をメインバス上へ発動可能である。

【００４５】ＤＭＡコントローラからの該バースト転送
請求の処理が完了するや否や、ＣＰＵの該非順次転送請
求のアドレス及び制御データは、レジスタ３８０から多
重化装置３７０を介してスレーブ論理ユニットまで出力
される。アービトレーション制御ブロック３００は、適
切な多重化制御信号を経路３３５上で多重化装置３７０
に送信する。次クロックサイクル中に、該非順次転送請
求用の該書き込みデータは多重化装置３９０を介してス
レーブ論理ユニットまで出力される。同時に、アービト
レーション制御ブロック３００は多重化装置３１０に指
示して、アサートされたＨＲＥＡＤＹ信号を経路３８５
上でＣＰＵ１１０まで出力させる。これによりＣＰＵ１
１０は、次クロックサイクルで新規信号を該メインバス
上へ発動することが可能になる。従ってＣＰＵ１１０
は、そのバースト転送の継続が自在となる。

【００４６】読み取り請求は、一般に読み取りデータが
対応するアドレス及び制御データの発行に従いそのクロ
ックサイクルで経路３６５上を返信される、上述の書き
込み請求の場合と同様の方式で遂行される。再び、読み
取りデータが返信される毎にＨＲＥＡＤＹ信号がアサー
トされて、対応するマスタ論理ユニットが次転送請求を
継続することを可能にする。次にアービトレーション制
御ブロック３００はＨＲＥＡＤＹ信号を完全に同様の方
式で操作して、他の転送請求が該スレーブ論理ユニット
により既に処理されつつある場合に、マスタ論理ユニッ
トの一個からのある非順次転送読み取り請求を延期す
る。

【００４７】上述の受動的なアービトレーションアプロ
ーチに対する代替的方式は、より能動的なアービトレー
ションアプローチの提供である。該能動的なアービトレ
ーションアプローチでは、スレーブインターフェイス機
構はあるバースト転送請求の処理完了を待つことなく、
異なるマスタ論理ユニットの転送請求間における切り換
えが可能である。しかしながら、この切り換えを可能な
らしめる為には、アービトレーション制御ブロック３０
０はマスタ論理ユニットから受信した制御信号を変更す
る能力を有する必要がある。この能力は、図３のボック
ス４００内の論理素子により提供され得る。

【００４８】好適実施例では上述のように、各マスタ論
理ユニットは転送請求を発行する際に、該転送請求のタ
イプ、例えば非順次、順次、又はアイドル（アイドルと
は、現実には無転送を意味する）というタイプ、を指示
する制御信号（以後、ＨＴＲＡＮＳ信号と呼ぶ）を発行
する。一個のバースト転送請求は一個の非順次転送請求
で開始され、複数個の順次転送請求により後続される。
更に引き続く非順次転送請求又はアイドル転送請求の発
行は、そのバースト転送請求の終結を示す。

【００４９】好適実施例ではこうした能動的アービトレ
ーションを可能ならしめる為に、経路３２５上のアービ
トレーション制御ブロック３００により制御されるレジ
スタ及び制御モデファイアブロック３５０、を設置す
る。経路３２５上のアービトレーション制御ブロック３
００により指示された時、レジスタ及び制御モデファイ
アブロック３５０は、多重化装置３３０により出力され
たアドレス情報と多重化装置３３０から出力されたＨＴ
ＲＡＮＳ信号の変更ヴァージョン、を格納し得る。

【００５０】一例として、ＤＭＡコントローラ１２０
（マスタ２）がある非順次転送請求を発行した時点でＣ
ＰＵ１１０（マスタ１）があるバースト転送請求の途中
にあるならば、経路３１５上のＤＭＡコントローラ１２
０からのＨ２ＡＤＤＲ及びＨ２ＴＲＡＮＳ信号は多重化
装置３４０を介してレジスタ３８０まで経路設定され
る。次サイクルにおいて、アービトレーション制御ブロ
ック３００は多重化装置３２０に指示してＨＲＥＡＤＹ
信号のデアサートヴァージョンを経路３９５上でＤＭＡ
コントローラ１２０まで出力させて、該転送請求の処理
がまだ完了していないことを示す。

【００５１】該能動的アービトレーション構成をＤＭＡ
コントローラ１２０がＣＰＵ１１０よりもスレーブ論理
ユニットへのアクセスを許容されるべき構成であると仮
定すると、現行のＣＰＵ１１０による転送請求が終結し
た時点で、経路３８５上でＣＰＵ１１０に出力されてい
るＨ１ＲＥＡＤＹアサート信号により表示されているよ
うに、アービトレーション制御ブロック３００は、現在
多重化装置３３０から出力されているＨ１ＡＤＤＲ及び
Ｈ１ＴＲＡＮＳ信号は格納されるべきであるがＨ１ＴＲ
ＡＮＳ信号は非順次転送請求を表示する為に変更される
べきである、ことを経路３２５上のレジスタ及び制御モ
デファイア３５０に対して同時に報告する。この報告は
この段階で遂行される必要がある。その理由は、このク
ロックサイクルの終了と共に、これらの特定のＨ１ＡＤ
ＤＲ及びＨ１ＴＲＡＮＳ信号はＣＰＵ１１０による出力
を停止される、からである。

【００５２】次サイクルにおいて、アービトレーション
制御ブロック３００は経路３８５上のＨ１ＲＥＡＤＹ信
号出力をデアサートさせて、該現行の転送請求の処理が
完了していないことをＣＰＵ１１０に報告する（即ち、
レジスタ及び制御モデファイア３５０に格納されたＨ１
ＡＤＤＲ及びＨ１ＴＲＡＮＳ（変更）信号に対応する転
送請求）。

【００５３】一方、ＤＭＡコントローラ１２０の非順次
転送請求用のアドレス及び制御データは多重化装置３６
０、３７０を介してスレーブ論理ユニットまで出力され
る。次サイクルで該非順次転送請求の処理が完了し、従
ってＨ２ＲＥＡＤＹアサート信号が経路３９５上でＤＭ
Ａコントローラ１２０まで出力される。ＤＭＡコントロ
ーラ１２０は今やスレーブ論理ユニットへのアクセスを
有しているので、レジスタ３８０に格納された該最初の
転送請求に引き続くその転送請求のアドレス及び制御信
号は多重化装置３３０、３７０を介してスレーブ論理ユ
ニットまで経路設定される。

【００５４】ＤＭＡコントローラ１２０のバースト転送
請求の処理が完了した時点で、ＣＰＵ１１０は再びスレ
ーブ論理ユニットへのアクセスを獲得する。第一サイク
ルで、レジスタ及び制御モデファイア３５０に格納され
たＨ１ＡＤＤＲ及び変更Ｈ１ＴＲＡＮＳ信号は、多重化
装置３６０、３７０を介してスレーブ論理ユニットまで
出力される。一方、引き続くクロックサイクルで、ＣＰ
Ｕ１１０の引き続く転送請求用のアドレス及び制御信号
は、多重化装置３３０、３７０を介してスレーブ論理ユ
ニットまで直接に経路設定される。

【００５５】該最大長バースト転送請求の待ち時間が重
大な問題になる場合、又は該接続されたスレーブでの処
理性能がより短いバースト転送請求アクセスの実行によ
り妨害されない場合に、上記の能動的アービトレーショ
ンアプローチは適切である。能動的アービトレーション
アプローチは、長いバースト転送請求が必要に応じてよ
り短いバースト転送請求に分割されることを可能にす
る。実際、このアプローチを用いて、バースト転送請求
を一連の単一転送請求に分割可能である。

【００５６】様々なマスタ論理ユニット間の相対的優先
権は固定されておらずその代りにシステムアーキテクチ
ャに応じて設定され得て、アービトレーション制御ブロ
ック３００による適切なアービトレーションを提供す
る。更に前述のように、マスタ論理ユニットに割り当て
られた相対的優先権の他に、能動的アービトレーション
を制御する為に最大長バースト転送請求の定義を使用し
得る。

【００５７】図３の該論理ユニットを詳細に説明してき
たが、次に図４を参照して、受動的アービトレーション
アプローチの場合の様々な信号のタイミング例に関して
説明する。

【００５８】図４の例から分るように、マスタ１は最初
にスレーブ論理ユニットへのアクセスを有しており、二
個の順次転送請求により後続される一個の非順次転送請
求から構成される一個のバースト転送請求を発行しつつ
ある。時刻Ｔ１で、書き込みデータＤ１０がスレーブ論
理ユニットへ転送されているので、該非順次転送請求の
処理が完了している。該スレーブ論理ユニットは、Ｈ１
ＲＥＡＤＹ信号としてマスタ１に搬送されているＨＲＥ
ＡＤＹ信号を発行している。同様に、時刻Ｔ２、Ｔ３で
各々、アドレスＡ１１、Ａ１２の該二個の順次転送請求
の処理が完了していて、対応データＤ１１、Ｄ１２がス
レーブ論理ユニットにより受信され、ＨＲＥＡＤＹ信号
が該Ｈ１ＲＥＡＤＹ信号を介してマスタ１に確認応答さ
れている。

【００５９】しかしながら、マスタ１からの該バースト
転送請求が発行されつつある間に、マスタ２は一個のバ
ースト転送請求を開始している。特に時刻Ｔ１で、一個
の非順次転送請求がマスタ２により発行されている。マ
スタ２からのこの非順次転送請求は直接スレーブ論理ユ
ニットに出力され得ず、且つ該スレーブ論理ユニットは
マスタ１からの該バースト転送請求を既に処理しつつあ
るので、Ｈ２ＴＲＡＮＳ及びＨ２ＡＤＤＲ信号は時刻Ｔ
１でレジスタ３８０に格納される。更に時刻Ｔ２まで
に、アービトレーション制御ブロック３００は多重化装
置３２０に経路３９５上の出力としてＨ２ＲＥＡＤＹ信
号をデアサートさせる。これにより、マスタ２は次クロ
ックサイクル中に書き込みデータＤ２０と次順次転送請
求用のアドレス及び制御データの出力を継続する。Ｈ２
ＲＥＡＤＹ信号は時刻Ｔ３でデアサートされ続けている
ので、マスタ２も又該信号を次クロックサイクルにアサ
ートし続ける。

【００６０】図４から分るように、マスタ１からの該バ
ースト転送請求用の全アドレス及び制御データがスレー
ブ論理ユニットへ一旦転送されれば、レジスタ３８０に
格納されたアドレス及び制御データは時刻Ｔ３でスレー
ブ論理ユニットへ出力され、対応する書き込みデータは
時刻Ｔ４でスレーブ論理ユニットへ出力される。従って
時刻Ｔ４で、Ｈ２ＲＥＡＤＹ信号は再アサートされ得
て、マスタ２がその順次転送請求を継続することを可能
にする。従って、時刻Ｔ４、Ｔ５、及びＴ６で発行され
ている転送請求は、マスタ２から発行された転送請求で
ある。

【００６１】図４から分るように、マスタ１は次に時刻
Ｔ４で非順次転送請求を発行して、更なるバースト転送
請求を開始する。しかしながらこの時点でスレーブ論理
ユニットはマスタ２からの該バースト転送請求の処理に
多忙であるので、時刻Ｔ４でマスタ１から発行されたア
ドレス及び制御データはレジスタ３８０にバッファリン
グされる。更に、マスタ２に関して前述した方式と同様
の方式で、アービトレーション制御ブロック３００はＨ
１ＲＥＡＤＹ信号を時刻Ｔ５、Ｔ６でデアサートさせ
て、マスタ１に書き込みデータＤ１３と次順次アクセス
用のアドレス及び制御データをアサートし続けさせる。
すると、レジスタ３８０にバッファリングされている該
アドレス及び制御データは、時刻Ｔ６でスレーブ論理ユ
ニットへ搬送される。その理由は、この時点でマスタ２
からの該バースト転送請求の処理は完了している、から
である。この結果、書き込みデータＤ１３は時刻Ｔ７で
スレーブ論理ユニットへ提供される。従って、時刻Ｔ７
までにＨ１ＲＥＡＤＹ信号はアービトレーション制御ブ
ロック３００により再アサートされて、マスタ１からの
該バースト転送請求の残余を発行させる。

【００６２】関連性のない複数個の転送請求の並行処理
が可能であるという点で、本発明の好適実施例によるデ
ータ処理装置は該データ処理装置の大幅な効率向上を可
能ならしめる、ことが上記の説明から理解されよう。特
に、第一マスタ論理ユニットは、第一メインバスを介し
て第一スレーブ論理ユニットにアクセスする。一方、第
二マスタ論理ユニットは、第二メインバスを介して第二
（の異なる）スレーブ論理ユニットにアクセスする。し
かしながら更に、第一マスタ論理ユニットは又、第一メ
インバスを介して該第二スレーブ論理ユニットに必要に
応じて且つ必要な時にアクセス可能である。更に、スレ
ーブインターフェイス機構が設置されて、該二個のバス
間の効率的な切り換え機能と、二個以上のマスタ論理ユ
ニットが同一のスレーブ論理ユニットへのアクセスを請
求する状況を必要に応じて且つ必要な時に処理するアー
ビトレーション機能、を提供する。

【００６３】

【発明の効果】本明細書では特定の実施例が説明された
が、本発明は該実施例には限定されず且つ該実施例に対
する多くの変更と追加が本発明の請求範囲内で遂行し得
る、ことが理解されよう。例えば、本発明の請求範囲か
ら乖離することなくその独立請求範囲の特徴を用いて、
以下の従属請求範囲の特徴の様々な組み合わせを実装し
得る。

【図面の簡単な説明】

【図１】一本のバスを介して複数個のマスタ論理ユニッ
トを複数個のスレーブ論理ユニットと接続する、データ
処理装置で使用される既知アーキテクチャ、を示すブロ
ック図。

【図２】本発明の好適実施例に従うデータ処理装置のブ
ロック図。

【図３】本発明の好適実施例に従うスレーブインターフ
ェイス機構の構成を示すブロック図。

【図４】本発明の好適実施例に従う該スレーブインター
フェイス機構により受信及び発行される幾つかの信号の
相対的タイミングを示すタイミング図。

【符号の説明】

１００ＴＩＣ１１０ＣＰＵ１２０ＤＭＡ１３０アービタ１４０ＳＭＩ１５０ＲＯＭ１６０ＲＡＭ１７０周辺バスサブシステム（ＤＭＡ必要なし）１８０周辺バスサブシステム（ＤＭＡ必要）１９０ＳＤＲＡＭコントローラ２００第一メインバス２１０第二メインバス２２０ｍ（二方向多重化装置モジュール）３００アービトレーション制御３５０レジスタ及び制御モデファイア３８０ＡＨＢレジスタ

Claims

【特許請求の範囲】

【請求項１】第一マスタ論理ユニットを複数個のスレ
ーブ論理ユニットと接続して前記第一マスタ論理ユニッ
トが前記スレーブ論理ユニットのいずれか一つに第一転
送請求を発行することを可能にする第一バスと、第二マスタ論理ユニットを前記複数個のスレーブ論理ユ
ニットのサブセットと接続して前記第二マスタ論理ユニ
ットが前記サブセット内の前記スレーブ論理ユニットの
いずれか一つに第二転送請求を発行することを可能にす
る第二バスと、前記サブセット内の各スレーブ論理ユニットと関連し且
つ切り換え論理を含むスレーブインターフェイス機構で
あって、前記第一バスと前記第二バスのいずれか一方を
前記対応するスレーブ論理ユニットに接続して前記第一
転送請求と前記第二転送請求のいずれか一方が前記対応
するスレーブ論理ユニットに経路設定されることを可能
にするスレーブインターフェイス機構、を有することを特徴とするデータ処理装置。
【請求項２】前記スレーブインターフェイス機構は、
スレーブ論理ユニットが前記第一及び第二転送請求の内
の一方を既に処理しつつあり他方の請求が前記スレーブ
論理ユニットに発行された場合、所定の条件を適用して
前記第一及び第二転送請求の前記対応する前記スレーブ
論理ユニットへの前記経路設定を制御するアービトレー
ション制御ユニットを備えることを特徴とする請求項１
記載のデータ処理装置。
【請求項３】前記第一及び第二転送請求はバースト転
送請求であり、各バースト転送請求は複数個の順次転送
請求により後続される一個の非順次転送請求を備え、更
に前記アービトレーション制御ユニットにより適用され
る前記所定条件は、前記マスタ論理ユニットの内の一個
からの一個の非順次転送請求の発行に際して、前記スレ
ーブインターフェイス機構は前記非順次転送請求の前記
スレーブ論理ユニットへの経路設定を前記スレーブ論理
ユニットにより既に処理されつつある任意のバースト転
送請求の処理が完了するまで延期することである、請求
項２記載のデータ処理装置。
【請求項４】前記スレーブ論理ユニットは現行の転送
請求が処理されたことを確認する確認応答信号を発行
し、各マスタ論理ユニットは前記確認応答信号の受信を
待って引き続く転送請求を発行し、前記アービトレーシ
ョン制御ユニットは前記延期された非順次転送請求を発
行した前記マスタ論理ユニットへの前記確認応答信号の
出力を差し控えて、前記スレーブ論理ユニットが前記非
順次転送請求を受信可能になるまで前記マスタ論理ユニ
ットが前記非順次転送請求をアサートし続けることを保
証する、ことを特徴とする請求項３記載のデータ処理装
置。
【請求項５】前記第一及び第二転送請求はバースト転
送請求であり、各バースト転送請求は複数個の順次転送
請求により後続される一個の非順次転送請求を備え、更
に前記アービトレーション制御ユニットにより適用され
る前記所定条件は、前記マスタ論理ユニットの内の一個
からの一個の非順次転送請求の発行に際して、前記スレ
ーブインターフェイス機構は前記スレーブ論理ユニット
により既に処理されつつある任意のバースト転送請求の
処理完了を待つことなく前記非順次転送請求を前記スレ
ーブ論理ユニットへ経路設定するということである、請
求項２記載のデータ処理装置。
【請求項６】各マスタ論理ユニットは、各転送請求の
一部として転送請求のタイプを指示する制御信号を発行
し、前記アービトレーション制御ユニットは前記制御信
号が前記対応するスレーブ論理ユニットに出力される以
前に前記制御信号を操作して一個のバースト転送請求が
複数個のより短い長さのバースト転送請求に分割される
ことを可能にする、ことを特徴とする請求項５記載のデ
ータ処理装置。
【請求項７】前記所定条件は各マスタ論理ユニットに
対する相対的優先権を特定し、更にこの優先権情報は前
記アービトレーション制御ユニットにより使用されて、
前記マスタ論理ユニットの内の一個からの一個の非順次
転送請求の発行に際して前記スレーブ論理ユニットによ
り既に処理されつつあるバースト転送請求に割り込みを
掛けるか否かを決定する、ことを特徴とする請求項５記
載のデータ処理装置。
【請求項８】前記所定条件は一個のバースト転送請求
の最大長を特定し、前記マスタ論理ユニットの内の一個
からの一個の非順次転送請求の発行に際して前記スレー
ブ論理ユニットにより既に処理されつつある一個のバー
スト転送請求が前記最大長に到達している場合には、前
記スレーブインターフェイス機構は前記スレーブ論理ユ
ニットにより既に処理されつつある前記バースト転送請
求の処理完了を待つことなく前記非順次転送請求を前記
スレーブ論理ユニットへ経路設定する、ことを特徴とす
る請求項５記載のデータ処理装置。
【請求項９】前記スレーブインターフェイス機構はバ
ッファを備え、前記バッファは前記マスタ論理ユニット
の一個から前記対応するスレーブ論理ユニットへ発行さ
れたある一個の転送請求を他の転送請求が前記スレーブ
論理ユニットにより既に処理されつつある場合に一時的
に格納する、ことを特徴とする請求項１記載のデータ処
理装置。
【請求項１０】前記スレーブインターフェイス機構は
バッファを備え、前記バッファは前記マスタ論理ユニッ
トの一個から前記対応するスレーブ論理ユニットへ発行
されたある一個の転送請求を他の転送請求が前記スレー
ブ論理ユニットにより既に処理されつつある場合に一時
的に格納し、更に前記非順次転送請求は第一クロックサ
イクルにおいて発行される第一部分と第二クロックサイ
クルにおいて発行される第二部分を備え、前記バッファ
は前記非順次転送請求の前記第一部分を格納し、前記ア
ービトレーション制御ユニットは前記第二クロックサイ
クルにおいて前記延期された非順次転送請求を発行した
前記マスタ論理ユニットへの前記確認応答信号の出力を
差し控えて、前記スレーブ論理ユニットが前記非順次転
送請求を受信可能になるまで前記マスタ論理ユニットが
前記非順次転送請求の前記第二部分をアサートし続ける
ことを保証する、ことを特徴とする請求項４記載のデー
タ処理装置。
【請求項１１】請求項１記載のデータ処理装置用のス
レーブインターフェイス機構であって、前記第一バスへ
の接続用の第一接続と、前記第二バスへの接続用の第二
接続と、前記対応するスレーブ論理ユニットが前記スレ
ーブインターフェイス機構に接続されることを可能にす
る第三接続、を含み、前記第一バス又は前記第二バスの
いずれか一方を前記対応するスレーブ論理ユニットに接
続して前記第一転送請求又は前記第二転送請求のいずれ
か一方が前記対応するスレーブ論理ユニットに経路設定
されることを可能にする切り換え論理を備える、ことを
特徴とするスレーブインターフェイス機構。