JPS60201463A - Ｄｍａデ−タ転送方式 - Google Patents
Ｄｍａデ−タ転送方式Info
- Publication number
- JPS60201463A JPS60201463A JP5741884A JP5741884A JPS60201463A JP S60201463 A JPS60201463 A JP S60201463A JP 5741884 A JP5741884 A JP 5741884A JP 5741884 A JP5741884 A JP 5741884A JP S60201463 A JPS60201463 A JP S60201463A
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- JP
- Japan
- Prior art keywords
- bus
- data transfer
- data
- transfer
- processor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明はプロセッサシステムにおけるデータ転送方式に
関するものである。
関するものである。
（背景技術）
従来のプロセッサシステムでは、メモリ間のデータ転送
を行う場合第１図に示す様に、■−１のプロセッサ（Ｃ
ＰＵ）、１−２のメモリ転送用ダイレクトメモリアクセ
ス制御回路（ｖＭＡｃ） 、 Ｉ−３，１−４，１−５
のメモリ０ｔｕＯ，ｙｙｌ、 ＭＡ／２ ）及び１−６
のプロセッサバス（Ｐ−ＢＵＳ）で構成され、１−１か
らの命令により１−３から１−４へのメモリ間転送を１
−２が実行するとバスト６を専有してしまいこの間プロ
セッサ１−１はバスト６へアクセスできなくなる。
を行う場合第１図に示す様に、■−１のプロセッサ（Ｃ
ＰＵ）、１−２のメモリ転送用ダイレクトメモリアクセ
ス制御回路（ｖＭＡｃ） 、 Ｉ−３，１−４，１−５
のメモリ０ｔｕＯ，ｙｙｌ、 ＭＡ／２ ）及び１−６
のプロセッサバス（Ｐ−ＢＵＳ）で構成され、１−１か
らの命令により１−３から１−４へのメモリ間転送を１
−２が実行するとバスト６を専有してしまいこの間プロ
セッサ１−１はバスト６へアクセスできなくなる。
さらに大量のデータ転送が実行されるとプロセッサ１−
１の処理能力は著しく低下するという欠点があった。
１の処理能力は著しく低下するという欠点があった。
（発明の課題）
本発明の目的は、上記の欠点を解決するもので、データ
転送用ダイレクトメモリアクセス制御回路（以下ＤＭＡ
Ｃと称す）を中心とし、データ転送用のローカルバスと
、プロセッサバスと上記データ転送用バスとのバス競合
制御回路で構成し、ＤＭＡＣは転送の起動、終結時のみ
プロセッサの制御を受け、データ転送フェーズでは、自
ずからプロセッサのバス解放信号を擬似的に作成しそれ
を受けて駆動しプロセッサバスを専有せず自律的に上記
データ転送用バスを使用してデータ転送を実行できるよ
うにしたもので以下詳細に説明する。
転送用ダイレクトメモリアクセス制御回路（以下ＤＭＡ
Ｃと称す）を中心とし、データ転送用のローカルバスと
、プロセッサバスと上記データ転送用バスとのバス競合
制御回路で構成し、ＤＭＡＣは転送の起動、終結時のみ
プロセッサの制御を受け、データ転送フェーズでは、自
ずからプロセッサのバス解放信号を擬似的に作成しそれ
を受けて駆動しプロセッサバスを専有せず自律的に上記
データ転送用バスを使用してデータ転送を実行できるよ
うにしたもので以下詳細に説明する。
（発明の構成および作用）
第２図は本発明の第１の実施例であり、２−１はプロセ
ッサ（ＣＰＵ）、２−２はダイレクトメモリアクセス制
御回路ＣＤＭＡＣ）、２−３はプロセッサバス（Ｐ−Ｂ
ＵＳ）、２−４はメモリ転送用バス（Ｍ−ＢＵＳ）、２
−５〜２−７はバス競合制御回路（ＢＡＯ、ＢＡＩ 、
Ｚ？Ａ２）、２−８〜２−１０はメモリ（Ａ／Ａ１０
、 ＭＭｌ、 ＭＭ２ ）である。
ッサ（ＣＰＵ）、２−２はダイレクトメモリアクセス制
御回路ＣＤＭＡＣ）、２−３はプロセッサバス（Ｐ−Ｂ
ＵＳ）、２−４はメモリ転送用バス（Ｍ−ＢＵＳ）、２
−５〜２−７はバス競合制御回路（ＢＡＯ、ＢＡＩ 、
Ｚ？Ａ２）、２−８〜２−１０はメモリ（Ａ／Ａ１０
、 ＭＭｌ、 ＭＭ２ ）である。
第２図に示す様に、従来のＰ−ＢＵＳの他に、ＤＭＡ
Ｃがメモリ間転送を実行するためのＤ−ＢＵＳを設け、
各々のメモリ（ＭＭｏ、ＭＭｌ、ＭＭ２）は、（３） バス競合制御回路（ＥＡＯ、ＢＡｌ、 、 ＢＡ２ ）
を介してＰ−ＢＵＳとＤ−ＢＵＳとして結合される。
Ｃがメモリ間転送を実行するためのＤ−ＢＵＳを設け、
各々のメモリ（ＭＭｏ、ＭＭｌ、ＭＭ２）は、（３） バス競合制御回路（ＥＡＯ、ＢＡｌ、 、 ＢＡ２ ）
を介してＰ−ＢＵＳとＤ−ＢＵＳとして結合される。
第２図において、２−１のＣＰＵが、２−２のＤＭＡＣ
へ対して２−９のメモリ（Ａ／Ｍｌ）より２−１０のメ
モリ（ＭＭ２）へデータ転送を実行させる場合、まず起
動させるための設定を２−１のＣＰＵより２−３のＰ−
ＢＵＳを通して２−２のＤＭＡＣへ対して行う。
へ対して２−９のメモリ（Ａ／Ｍｌ）より２−１０のメ
モリ（ＭＭ２）へデータ転送を実行させる場合、まず起
動させるための設定を２−１のＣＰＵより２−３のＰ−
ＢＵＳを通して２−２のＤＭＡＣへ対して行う。
ＤＭ’ＡＣは起動条件（ｃｐｖよりの起動命令も含めて
）がそろうと２−４のＤ−ＢＵＳを通して２−９のＭＭ
ｌよリデータを読み出し、同様にＤ−ＢＵＳを通して２
−１０のＭＭ２へデータを書き込む。この時ＤＡ／ＩＡ
ＣはＰ−ＢＵＳを使用しないためバスの解放要求をＣＰ
Ｕに対して出さない。やがて前述したＤ−ＢＵＳを通し
て指定されたデータ量の転送が終了すると、ＤＭＡＣは
メモリ転送終了報告をＣＰＵに対しＰ−ＢＵＳを通して
送出し、以後次の指示を待って待期する。
）がそろうと２−４のＤ−ＢＵＳを通して２−９のＭＭ
ｌよリデータを読み出し、同様にＤ−ＢＵＳを通して２
−１０のＭＭ２へデータを書き込む。この時ＤＡ／ＩＡ
ＣはＰ−ＢＵＳを使用しないためバスの解放要求をＣＰ
Ｕに対して出さない。やがて前述したＤ−ＢＵＳを通し
て指定されたデータ量の転送が終了すると、ＤＭＡＣは
メモリ転送終了報告をＣＰＵに対しＰ−ＢＵＳを通して
送出し、以後次の指示を待って待期する。
一方ＣＰＵは、ＤＭＡＣに対して起動条件を設定し起動
させたのち、Ｐ−ＢＵＳを利用してメモリアクセスもし
くはＩｌｏの制御等自分の仕事を実行し、ＤＭＡ、Ｃか
らの終了報告を受けとった時ＤＭＡＣ０制（４） 御を行う。ここでメモリは、２つのバスよりアクセスさ
れるのでバス競合制御回路を設ける必要がある。つまり
ＤＭＡＣとＣＰＵが同時にメモリをアクセスした場合、
どちらか一方を選択しもう一方のアクセスを先に選択さ
れたメモリアクセス要求を受付け、終了したのち実行す
る機能が必要となる。第２図の２−５〜２−７のＢＡＯ
、ＢＡ、１ 、 ＢＡ２がそれである。
させたのち、Ｐ−ＢＵＳを利用してメモリアクセスもし
くはＩｌｏの制御等自分の仕事を実行し、ＤＭＡ、Ｃか
らの終了報告を受けとった時ＤＭＡＣ０制（４） 御を行う。ここでメモリは、２つのバスよりアクセスさ
れるのでバス競合制御回路を設ける必要がある。つまり
ＤＭＡＣとＣＰＵが同時にメモリをアクセスした場合、
どちらか一方を選択しもう一方のアクセスを先に選択さ
れたメモリアクセス要求を受付け、終了したのち実行す
る機能が必要となる。第２図の２−５〜２−７のＢＡＯ
、ＢＡ、１ 、 ＢＡ２がそれである。
第１の実施例は、メモリ間転送に利用し次場合を説明し
たが、第２の実施例として第３図に示す様々、Ｉｌｏと
メモリ、さらにメモリとメモリのデータ転送を複数のＤ
ＭＡＣを利用して効率よくしかも比較的少ない・・−ド
で実行する事が可能な構成をとることもできる。ここで
３−１は、全体を制御するプロセッサ（ＣＰＵ）、３−
２はＣＰＵがデータ処理等を行うメインメモＩＪ （Ａ
／ＭＯ） 、３−３はメモリ間のデータ転送を行うダイ
レクトメモリアクセス制御回路（ＤＭＡＣＯ）、３−４
はＩｌｏとメモリ間のデータ転送を行うダイレクトメモ
リアクセス制御回路（ＤＭＡＣＩ）、３−５は、Ｉｌｏ
のバッファおよび特種なデータを処理するためのローカ
ルメモリ（ＭＭｌ）、３−６はＤＭＡＣを使用してデー
タ転送ができるＩ１０制御回路（Ｉｌｏ）、３−７〜３
−９はバス競合制御回路（ＢＡＯ〜２）、３−１０はプ
ロセッサバス（Ｐ−ＢＵＳ）、３−１１はメモリ間デー
タ転送用のバス（Ｄ−ＢＵＳＯ） ３−１．２はＩｌｏ
とメモリ間のデータ転送を行うバス（Ｄ−ＢＵＳｌ、）
である。
たが、第２の実施例として第３図に示す様々、Ｉｌｏと
メモリ、さらにメモリとメモリのデータ転送を複数のＤ
ＭＡＣを利用して効率よくしかも比較的少ない・・−ド
で実行する事が可能な構成をとることもできる。ここで
３−１は、全体を制御するプロセッサ（ＣＰＵ）、３−
２はＣＰＵがデータ処理等を行うメインメモＩＪ （Ａ
／ＭＯ） 、３−３はメモリ間のデータ転送を行うダイ
レクトメモリアクセス制御回路（ＤＭＡＣＯ）、３−４
はＩｌｏとメモリ間のデータ転送を行うダイレクトメモ
リアクセス制御回路（ＤＭＡＣＩ）、３−５は、Ｉｌｏ
のバッファおよび特種なデータを処理するためのローカ
ルメモリ（ＭＭｌ）、３−６はＤＭＡＣを使用してデー
タ転送ができるＩ１０制御回路（Ｉｌｏ）、３−７〜３
−９はバス競合制御回路（ＢＡＯ〜２）、３−１０はプ
ロセッサバス（Ｐ−ＢＵＳ）、３−１１はメモリ間デー
タ転送用のバス（Ｄ−ＢＵＳＯ） ３−１．２はＩｌｏ
とメモリ間のデータ転送を行うバス（Ｄ−ＢＵＳｌ、）
である。
動作の１例としては、まず３−６のＩｌｏからデータ転
送要求が３−１０のＰ−ＢＵＳを通って３−１ のＣＰ
Ｕに報告されるとＣＰＵは３−４のＩｌｏ とメモリ（
ＭＭＩ）間転送用ＤＭＡＣ（ＤＭＡＣＩ）に対し起動条
件を設定し起動する。ＣＰＵによって起動されだＤＭ’
ＡＣ１は３−１２のＩｌｏとメモリ間データ転送用バス
を利用して３−５のローカルメモＩＪ （ＭＭｌ ）と
３−６の７１０間でデータ転送を行う。この間、ＣＰＵ
はＤＭＡ、Ｃ１を起動したのち他のデータ処理を３−２
のメインメモＵ （ＭＭＯ）を利用して実行する。
送要求が３−１０のＰ−ＢＵＳを通って３−１ のＣＰ
Ｕに報告されるとＣＰＵは３−４のＩｌｏ とメモリ（
ＭＭＩ）間転送用ＤＭＡＣ（ＤＭＡＣＩ）に対し起動条
件を設定し起動する。ＣＰＵによって起動されだＤＭ’
ＡＣ１は３−１２のＩｌｏとメモリ間データ転送用バス
を利用して３−５のローカルメモＩＪ （ＭＭｌ ）と
３−６の７１０間でデータ転送を行う。この間、ＣＰＵ
はＤＭＡ、Ｃ１を起動したのち他のデータ処理を３−２
のメインメモＵ （ＭＭＯ）を利用して実行する。
さらに必要に応じて３−５のＭＭｌと３−２のＭＭＯ間
のデータ転送を第１の実施例で述べた様に３−３のメモ
リ間転送用のＤＭ’Ａ ＣＯ及び３−１１のメモリ間転
送用バスを利用して実行させる。やがて先に起動したＤ
ＭＡ ＣＩよりデータ転送完了報告を受けると終結する
ための制御をＤＡ４ＡＣ１、また必要に応じてＩｌｏに
対して行う。
のデータ転送を第１の実施例で述べた様に３−３のメモ
リ間転送用のＤＭ’Ａ ＣＯ及び３−１１のメモリ間転
送用バスを利用して実行させる。やがて先に起動したＤ
ＭＡ ＣＩよりデータ転送完了報告を受けると終結する
ための制御をＤＡ４ＡＣ１、また必要に応じてＩｌｏに
対して行う。
以上記述した様に、Ｉｌｏとメモリ間のデータ転送、メ
モリ間のデータ転送をＰ−ＢＵＳを専有せずしかも前述
の２種類のデータ転送は各々自律的に実行できる構成を
とっているのでＣＰＵはＩｌｏの保守制御データ転送の
起動、終結時の制御のみを実行し、その他の時間は自分
の仕俄を実行できるので互いの処理能力をいちじるしく
低下させることなくデータ処理を実行できる。
モリ間のデータ転送をＰ−ＢＵＳを専有せずしかも前述
の２種類のデータ転送は各々自律的に実行できる構成を
とっているのでＣＰＵはＩｌｏの保守制御データ転送の
起動、終結時の制御のみを実行し、その他の時間は自分
の仕俄を実行できるので互いの処理能力をいちじるしく
低下させることなくデータ処理を実行できる。
以上２つの実施例に基づいて本発明の説明をしたが、競
合回路を含めたメモリ周辺の回路を一つの要求に対する
メモリを専有する時間を短縮する様くふうすれば、同時
に何種類のデータ転送がシステム内で発生してもＣＰＵ
を含めて各々の処理能力をいちじるしく低下させること
なく実行できる。しかもＣＰＵは実行管理的もしくはＣ
ＰＵにしかできない処理のみを実行するのでＣＰＵの処
理（７） を明確化できるとともにソフトの構成も簡略化できる。
合回路を含めたメモリ周辺の回路を一つの要求に対する
メモリを専有する時間を短縮する様くふうすれば、同時
に何種類のデータ転送がシステム内で発生してもＣＰＵ
を含めて各々の処理能力をいちじるしく低下させること
なく実行できる。しかもＣＰＵは実行管理的もしくはＣ
ＰＵにしかできない処理のみを実行するのでＣＰＵの処
理（７） を明確化できるとともにソフトの構成も簡略化できる。
尚、第３図の３−９の競合回路は３−６のＩｌｏの方式
によっては取りはずすこともできる。
によっては取りはずすこともできる。
（発明の効果）
第２図の第１の実施例ではＤＭＡＣによるメモリ間デー
タ転送は、Ｐ−ＢＵＳを使用せずデータ転送用バスＣＤ
−ＥＵＳ）を使用して行われる。そのためプｏ ＋ ッ
ｆ （ＣＰＵ ）はＤＭ ＡＣに対しＰ−ＢＵＳを解放
する必要がなくなり、メモリ間転送の起動及び終結時の
みＤＭＡＣを制御するだけでその他の時間はＰ−ＢＵＳ
を自由に利用してメモリアクセス、Ｉ１０制御等他の仕
事に従事できる。つまり、大量のデータ転送をＣＰＵの
処理能力をいちじるしく低下させることな（ＤＭＡＣを
利用して実行することができるという利点がある。
タ転送は、Ｐ−ＢＵＳを使用せずデータ転送用バスＣＤ
−ＥＵＳ）を使用して行われる。そのためプｏ ＋ ッ
ｆ （ＣＰＵ ）はＤＭ ＡＣに対しＰ−ＢＵＳを解放
する必要がなくなり、メモリ間転送の起動及び終結時の
みＤＭＡＣを制御するだけでその他の時間はＰ−ＢＵＳ
を自由に利用してメモリアクセス、Ｉ１０制御等他の仕
事に従事できる。つまり、大量のデータ転送をＣＰＵの
処理能力をいちじるしく低下させることな（ＤＭＡＣを
利用して実行することができるという利点がある。
本発明は、ＣＰＵのバスを使用せず自律的にデータ転送
を実行できるのでＣＰＵがデータ転送中に他の制御を実
行できるという利点があり、このため互いの処理能力を
いちじるしく低下させると（８） とがないのでデータ転送がＩｌｏとメモリ間、メモリ間
で頻ばんに要求されかつその処理能力の高速化が要求さ
れるシステムに利用できる。さらにマルチプロセッサ構
成に比べてハード量がきわめて少ないという利点がある
。
を実行できるのでＣＰＵがデータ転送中に他の制御を実
行できるという利点があり、このため互いの処理能力を
いちじるしく低下させると（８） とがないのでデータ転送がＩｌｏとメモリ間、メモリ間
で頻ばんに要求されかつその処理能力の高速化が要求さ
れるシステムに利用できる。さらにマルチプロセッサ構
成に比べてハード量がきわめて少ないという利点がある
。
第１図は従来の、ＤＭＡＣによるメモリ間データ転送を
行う場合の構成図、第２図は本発明の第１の実施例の構
成図、第３図は本発明の第２の実施例の構成図である。 ２−１；プロセッサ、 ２−２；ダイレクトメモリアクセス制御回路、２−３
； ７’ロセツサバス、２−４：メモリ転送用ハス、２
−５．２−６．２−７ ：バス競合制御回路、２−８．
２−９．２−１０ ；メモリ。 特許出願人 沖電気工業株式会社 特許出願代理人 弁理士 山 本 恵 −
行う場合の構成図、第２図は本発明の第１の実施例の構
成図、第３図は本発明の第２の実施例の構成図である。 ２−１；プロセッサ、 ２−２；ダイレクトメモリアクセス制御回路、２−３
； ７’ロセツサバス、２−４：メモリ転送用ハス、２
−５．２−６．２−７ ：バス競合制御回路、２−８．
２−９．２−１０ ；メモリ。 特許出願人 沖電気工業株式会社 特許出願代理人 弁理士 山 本 恵 −
Claims (1)
- 【特許請求の範囲】 メモリ相互間又はメモリと入出力装置の間のデータ転送
を行なうプロセッサシステムにおいて、起動時に擬似的
にプロセッサのバス解放完了信号を発生する手段を有す
るデータ転送用ダイレクトメモリアクセス制御回路と、 プロセッサバスとは別の、データ転送を専用に行なうデ
ータ転送用バスと、該データ転送用バスとプロセッサバ
スとの競合を制御するバス競合制御回路とを具備し、デ
ータ転送の起動と終結はプロセッサが制御し、転送フェ
ーズでのデータ転送はプロセッサの制御なしに前記デー
タ転送用ダイレクトメモリアクセス制御回路とデータ転
送用バスとバス競合制御回路が行ない、バス競合制御回
路がデータ転送用バスとプロセッサバスの競合を制御す
ることにより、プロセッサはデータ転送中のメモリに対
してもアクセス可能なことを特徴とするＤＭ’Ａデータ
転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5741884A JPS60201463A (ja) | 1984-03-27 | 1984-03-27 | Ｄｍａデ−タ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5741884A JPS60201463A (ja) | 1984-03-27 | 1984-03-27 | Ｄｍａデ−タ転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60201463A true JPS60201463A (ja) | 1985-10-11 |
Family
ID=13055098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5741884A Pending JPS60201463A (ja) | 1984-03-27 | 1984-03-27 | Ｄｍａデ−タ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60201463A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07302251A (ja) * | 1987-03-13 | 1995-11-14 | Texas Instr Inc <Ti> | 複数のオンチップメモリバスを備えたデータ処理装置 |
| JP2002055941A (ja) * | 2000-07-17 | 2002-02-20 | Arm Ltd | データ処理装置 |
| JP2006023808A (ja) * | 2004-07-06 | 2006-01-26 | Sony Corp | データ転送装置及びデータ転送方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5739439A (en) * | 1980-08-18 | 1982-03-04 | Nec Corp | Input-output controller |
-
1984
- 1984-03-27 JP JP5741884A patent/JPS60201463A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5739439A (en) * | 1980-08-18 | 1982-03-04 | Nec Corp | Input-output controller |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07302251A (ja) * | 1987-03-13 | 1995-11-14 | Texas Instr Inc <Ti> | 複数のオンチップメモリバスを備えたデータ処理装置 |
| JP2002055941A (ja) * | 2000-07-17 | 2002-02-20 | Arm Ltd | データ処理装置 |
| JP2006023808A (ja) * | 2004-07-06 | 2006-01-26 | Sony Corp | データ転送装置及びデータ転送方法 |
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