JPS61129941A - 通信制御方式 - Google Patents
通信制御方式Info
- Publication number
- JPS61129941A JPS61129941A JP59250548A JP25054884A JPS61129941A JP S61129941 A JPS61129941 A JP S61129941A JP 59250548 A JP59250548 A JP 59250548A JP 25054884 A JP25054884 A JP 25054884A JP S61129941 A JPS61129941 A JP S61129941A
- Authority
- JP
- Japan
- Prior art keywords
- character
- received
- signal
- control section
- section
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野］
本発明は非同期通信の受信制御回路における通信制御方
式に関する。
式に関する。
従来、非同期通信の受信制御回路では以下に述べるよう
な通信制御方式が採られていた。（１）制御部が１キヤ
ラクタずつ受信する毎に、受信キャラクタがデリミタキ
ャラクタと一致するか否かをチェックする。もし受信キ
ャラクタがデリミタキャラクタと一致すれば、それまで
受信したキャラクタをまとめて上部制御部へ転送する。
な通信制御方式が採られていた。（１）制御部が１キヤ
ラクタずつ受信する毎に、受信キャラクタがデリミタキ
ャラクタと一致するか否かをチェックする。もし受信キ
ャラクタがデリミタキャラクタと一致すれば、それまで
受信したキャラクタをまとめて上部制御部へ転送する。
（２）制御部が予め指定するデリミタキャラクタをレジ
スタにストアしておき、このデリミメ中ヤラクタと前記
制御部が受信したキャラクタを全て１キヤラクタ受信毎
に比較回路（ハードウェア）で比較し、この比較回路は
受信キャラクタとデリミタキャラクタが一致した場合に
前記制御部へ割込信号を発生し、この割込信号を受けた
制御部はそれまで受信したキャラクタをまとめて上部制
御部へ転送する。
スタにストアしておき、このデリミメ中ヤラクタと前記
制御部が受信したキャラクタを全て１キヤラクタ受信毎
に比較回路（ハードウェア）で比較し、この比較回路は
受信キャラクタとデリミタキャラクタが一致した場合に
前記制御部へ割込信号を発生し、この割込信号を受けた
制御部はそれまで受信したキャラクタをまとめて上部制
御部へ転送する。
上記従来の制御方式において（すで示したものは制御部
が１キヤラクタ受信毎にこれをデリミタキャラクタと比
較するため、マイクロコンピュータで制御部を構成した
場合、伝送速度が速くなると前記比較処理が間に合わな
くなるという欠点があると共に、伝送速度が遅い場合で
も、制御部はキャラクタハンドリングのための負荷によ
って他の制御能力が著しく低下してしまうという欠点が
あった。（２）で示した方式では、受信キャラクタとデ
リミタキャラクタを専用の比較回路で比較するため、伝
送速度が速い場合にも対応できると共に制御部の能力の
低下もないが、ハードウェアに比較回路が必要であり、
特に複数のデリミタキャラクタを使用する伝送方式では
、ハードウェアが犬きくなシ回路の大形化、コストアッ
プを生じるという欠点があった。
が１キヤラクタ受信毎にこれをデリミタキャラクタと比
較するため、マイクロコンピュータで制御部を構成した
場合、伝送速度が速くなると前記比較処理が間に合わな
くなるという欠点があると共に、伝送速度が遅い場合で
も、制御部はキャラクタハンドリングのための負荷によ
って他の制御能力が著しく低下してしまうという欠点が
あった。（２）で示した方式では、受信キャラクタとデ
リミタキャラクタを専用の比較回路で比較するため、伝
送速度が速い場合にも対応できると共に制御部の能力の
低下もないが、ハードウェアに比較回路が必要であり、
特に複数のデリミタキャラクタを使用する伝送方式では
、ハードウェアが犬きくなシ回路の大形化、コストアッ
プを生じるという欠点があった。
本発明の目的は上記の欠点に鑑み、回路の大形化及び制
御部の負荷の増大を招くことなく高速伝送を経済的に可
能とすることができる通信制御方式を提供することにあ
る。
御部の負荷の増大を招くことなく高速伝送を経済的に可
能とすることができる通信制御方式を提供することにあ
る。
本発明は、通常デリミタキャラクタが相手への指示の終
了、相手の応答を待つ合図に使われるため、デリミタキ
ャラクタ受信後次のキャラクタ受信までの時間が通常の
キャラクタ受信時よ）も長いことに着目し、キャラクタ
の受信毎の時間間隔が一定値を超えればタイムアウト信
号を発生するタイマと、前記タイムアウト信号を割込信
号として受けて余長受信キャラクタの内容を照合するこ
とのできる制御部とを設け、前記タイムアウト信号発生
時（（、前記制御部がその直前に受信したキャラクタが
デリミタキャラクタであるか否かをチェツクするといり
制御方式を採用することによシ、上記目的を達成するも
のである。
了、相手の応答を待つ合図に使われるため、デリミタキ
ャラクタ受信後次のキャラクタ受信までの時間が通常の
キャラクタ受信時よ）も長いことに着目し、キャラクタ
の受信毎の時間間隔が一定値を超えればタイムアウト信
号を発生するタイマと、前記タイムアウト信号を割込信
号として受けて余長受信キャラクタの内容を照合するこ
とのできる制御部とを設け、前記タイムアウト信号発生
時（（、前記制御部がその直前に受信したキャラクタが
デリミタキャラクタであるか否かをチェツクするといり
制御方式を採用することによシ、上記目的を達成するも
のである。
以下本発明の一実施例を図面を参照しつつ説明する。第
１図は本発明の通信制御方式を適用した受信制御回路の
一実施例を示すブロック図である。
１図は本発明の通信制御方式を適用した受信制御回路の
一実施例を示すブロック図である。
符号工はシリア、Ｒ／／パラレル変換回路部で、受信し
た非同期通信のシリアル信号１００をパラレル信号に変
換してキャラクタ単位にバス１０．２０に出力するもの
である。符号２はバス２０を介して伝送されてきた受信
キャラクタをシリアル／パラレル変換回路部１が出力す
る受信キャラクタクロブク２００に同期して一時的に蓄
積するバッファである。このバッフ１２は蓄積した受信
キャラクタを制御部４の指令にてバス３０を介して図示
されない上位制御部へ出力する。符号３はタイマで、シ
リアル／パラレル変換回路部１が１キヤラクタ受信毎に
発生する前記受信キャラクタクロック２００を入力して
、シリアル／パラレル変換回路部１における受信キャラ
クタ間隔を計時するものであシ、この受信キャラクタ間
隔が所定値以上となるとタイムアウト信号３００をこの
受信回路全体の制御部４へ出力する。符号５は前記制御
部４のメモリで、バスｌＯを介して制御部４に接続され
ている。
た非同期通信のシリアル信号１００をパラレル信号に変
換してキャラクタ単位にバス１０．２０に出力するもの
である。符号２はバス２０を介して伝送されてきた受信
キャラクタをシリアル／パラレル変換回路部１が出力す
る受信キャラクタクロブク２００に同期して一時的に蓄
積するバッファである。このバッフ１２は蓄積した受信
キャラクタを制御部４の指令にてバス３０を介して図示
されない上位制御部へ出力する。符号３はタイマで、シ
リアル／パラレル変換回路部１が１キヤラクタ受信毎に
発生する前記受信キャラクタクロック２００を入力して
、シリアル／パラレル変換回路部１における受信キャラ
クタ間隔を計時するものであシ、この受信キャラクタ間
隔が所定値以上となるとタイムアウト信号３００をこの
受信回路全体の制御部４へ出力する。符号５は前記制御
部４のメモリで、バスｌＯを介して制御部４に接続され
ている。
次に本実施例の動作について説明する。シリアル／パラ
レル変換回路部１にシリアル受信信号１００が入力され
ると、この回路部１は入力信号からスタート、ストップ
ビットを検出して、入力信号をキャラクタ単位にまとめ
てパラレル信号に変換スる。このパラレル信号（キャラ
クタ単位にまとまったデータ）はバス２０を通してバッ
ファ２へ出力され、バッファ２はこのパラレルデータな
受信キャラクタクロック２００に同期してストアする。
レル変換回路部１にシリアル受信信号１００が入力され
ると、この回路部１は入力信号からスタート、ストップ
ビットを検出して、入力信号をキャラクタ単位にまとめ
てパラレル信号に変換スる。このパラレル信号（キャラ
クタ単位にまとまったデータ）はバス２０を通してバッ
ファ２へ出力され、バッファ２はこのパラレルデータな
受信キャラクタクロック２００に同期してストアする。
この時同時に、タイマ３はシリアル／パラレル変換回路
部１が出力する受信キャラクタクロック２００を入力し
てそのクロックタイミングを計時し、シリアル／パラレ
ル変換回路部１に入力される受信キャラクタ間隔が所定
値よシも長い場合Ｋ、タイムアウト信号３００を制御部
４へ出力する。この制御部４はタイムアウト信号２００
を受けると、バス１０を通してその直前の受信キャラク
タをシリアル／パラレル変換回路部１から読み込むと共
に、メモリ５に予めストアされているデリミタキャラク
タを読み出して両者を比較し、一致していればデリミタ
キャラクタを受信したとして、バッファ２にこれまでス
トアされた受信キャラクタをバス３０を通して図示され
ない上位制御部へ出力する制御を行なう。もし、前記・
動作において受信キャラクタとデリミタキャラクタとが
一致していなければ、制御部４は何もせず、そのまま受
信を継続し、バヅファ２には受信キャラクタが更にスト
アされる。
部１が出力する受信キャラクタクロック２００を入力し
てそのクロックタイミングを計時し、シリアル／パラレ
ル変換回路部１に入力される受信キャラクタ間隔が所定
値よシも長い場合Ｋ、タイムアウト信号３００を制御部
４へ出力する。この制御部４はタイムアウト信号２００
を受けると、バス１０を通してその直前の受信キャラク
タをシリアル／パラレル変換回路部１から読み込むと共
に、メモリ５に予めストアされているデリミタキャラク
タを読み出して両者を比較し、一致していればデリミタ
キャラクタを受信したとして、バッファ２にこれまでス
トアされた受信キャラクタをバス３０を通して図示され
ない上位制御部へ出力する制御を行なう。もし、前記・
動作において受信キャラクタとデリミタキャラクタとが
一致していなければ、制御部４は何もせず、そのまま受
信を継続し、バヅファ２には受信キャラクタが更にスト
アされる。
本実施例によれば、タイマ３がシリアル／パラレル変換
回路部ｌのキャラクタ受信間隔が長いことを検出した場
合のみに、制御部４はその直前に受信したキャラクタと
デリミタキャラクタとを比較するだけで良いため、制御
部の負荷の増大を招くことな（高速伝送処理を可能とす
ることができる。また、タイマ３等のハードウェアを少
量付加するだけで前記効果を実現できるため、装置のコ
ストアップ等を招（ことがない。
回路部ｌのキャラクタ受信間隔が長いことを検出した場
合のみに、制御部４はその直前に受信したキャラクタと
デリミタキャラクタとを比較するだけで良いため、制御
部の負荷の増大を招くことな（高速伝送処理を可能とす
ることができる。また、タイマ３等のハードウェアを少
量付加するだけで前記効果を実現できるため、装置のコ
ストアップ等を招（ことがない。
第２図は本発明の他の実施例を示したブロック図である
。バス４０．５０にシリアル／パラレル変換回路部１、
ダイレクトメモリアクセス制御部６、制御部４、メモリ
５が接続されている。シリアル／パラレル変換回路部ｌ
はシリアル受信信号１００を入力し、ｌキャラクタ受信
毎に受信キャラクタクロック２００をダイレクトメモリ
アクセス制御部６及びタイマ３に出力する。タイマ３は
受信キャラクタクロック２００の間隔を計時し、間隔が
所定値よりも長い場合はタイムアウト信号３００を制御
部４に出方する。この例では、制御部４はマイクロプロ
セッサにて構成されているため、以下制御部４のことを
マイクロプロセッサと称する。
。バス４０．５０にシリアル／パラレル変換回路部１、
ダイレクトメモリアクセス制御部６、制御部４、メモリ
５が接続されている。シリアル／パラレル変換回路部ｌ
はシリアル受信信号１００を入力し、ｌキャラクタ受信
毎に受信キャラクタクロック２００をダイレクトメモリ
アクセス制御部６及びタイマ３に出力する。タイマ３は
受信キャラクタクロック２００の間隔を計時し、間隔が
所定値よりも長い場合はタイムアウト信号３００を制御
部４に出方する。この例では、制御部４はマイクロプロ
セッサにて構成されているため、以下制御部４のことを
マイクロプロセッサと称する。
次に本実施例の動作について説明する。予めマイクロプ
ロセッサ４はダイレクトメモリアクセス制御部６にメモ
リ５上のバッフ１メモリ領域のアドレス値をセットし、
このダイレクトメモリアクセス制御部６とシリア＃／パ
ラレル変換回路部ＩＫ起動をかける。シリアル／パラレ
ル変換回路部ｌはシリアル受信信号を１単位のキャラク
タに組み立てる毎に受信キャラクタ信号２００をダイレ
クトメモリアクセス制御部６とタイマ３に出力する。
ロセッサ４はダイレクトメモリアクセス制御部６にメモ
リ５上のバッフ１メモリ領域のアドレス値をセットし、
このダイレクトメモリアクセス制御部６とシリア＃／パ
ラレル変換回路部ＩＫ起動をかける。シリアル／パラレ
ル変換回路部ｌはシリアル受信信号を１単位のキャラク
タに組み立てる毎に受信キャラクタ信号２００をダイレ
クトメモリアクセス制御部６とタイマ３に出力する。
ダイレクトメモリアクセス制御部６は受信キャラクタク
ロック２０Ｇを受けると、メモリ５０バツフアアドレス
をアドレスバス５ｏを介してメモリ５に出力し、シリア
ル／パラレル変換回路部１が出力するパラレル受信信号
（単位キャラクタ毎のデータ〕をデータバス４０を通し
てメモ゛す５に書き込む。この間、タイマ３は入力され
る受信キャラクタクロプクの間隔を計時してお）、その
間隔が所定値よシも長い場合はタイムアウト信号３００
をマイクロプロセッサ４へ出力する。
ロック２０Ｇを受けると、メモリ５０バツフアアドレス
をアドレスバス５ｏを介してメモリ５に出力し、シリア
ル／パラレル変換回路部１が出力するパラレル受信信号
（単位キャラクタ毎のデータ〕をデータバス４０を通し
てメモ゛す５に書き込む。この間、タイマ３は入力され
る受信キャラクタクロプクの間隔を計時してお）、その
間隔が所定値よシも長い場合はタイムアウト信号３００
をマイクロプロセッサ４へ出力する。
マイクロプロセッサ４はタイムアウト信号３０Ｇを受取
ると、ダイレクトメモリアクセス制御部６のメモリ５へ
の書き込み動作を停止した後、メモリ５へ省き込まれた
データのうち最後のバッファアドレスのデータ（キャラ
クタ〕を読み込むと共に、メモリ５の他の領域に予めス
トアされているデリミタキャラクタを読み出して両者を
比較し、一致していればそれまでにメモリ５のバッファ
領域にストアされた全キャラクタを、データバス４゜を
通して図示されない上位制御部へ出力する。メモリ５の
最後のバッフ１アドレスに書かれたキャラクタがデリミ
タキャラクタでない場合は、マイクロプロセッサ４は再
びダイレクトメモリアクセス制御部６を再起動する。
ると、ダイレクトメモリアクセス制御部６のメモリ５へ
の書き込み動作を停止した後、メモリ５へ省き込まれた
データのうち最後のバッファアドレスのデータ（キャラ
クタ〕を読み込むと共に、メモリ５の他の領域に予めス
トアされているデリミタキャラクタを読み出して両者を
比較し、一致していればそれまでにメモリ５のバッファ
領域にストアされた全キャラクタを、データバス４゜を
通して図示されない上位制御部へ出力する。メモリ５の
最後のバッフ１アドレスに書かれたキャラクタがデリミ
タキャラクタでない場合は、マイクロプロセッサ４は再
びダイレクトメモリアクセス制御部６を再起動する。
本実施例もタイマ３からタイムアウト信号３００が発生
した時のみマイクロプロセッサ４は受信したキャラクタ
がデリミタキャラクタであるかどうかを照合するだけで
良いため、ハードウェアにもソフトウェアにも負担をか
けることなく高速伝送受信を経済的に行なうことができ
る。特に、本実施例ではＨＤ Ｌ Ｃ（ＨｊＧＥ（ＬＥ
Ｖ肛几ｄλＩ、Ｉ菫Ｃ０ＮＴＲ０Ｌ ＰＲＯＣＥＤＵＲ
Ｅ ）手順の同期通信でのみ使用できたＤＭＡ制御用Ｌ
ＳＩ（ダイレクトメモリアクセス制御部６のこと〕を使
用できるため、一層のコストパフォーマンスの向上を図
ることができる。
した時のみマイクロプロセッサ４は受信したキャラクタ
がデリミタキャラクタであるかどうかを照合するだけで
良いため、ハードウェアにもソフトウェアにも負担をか
けることなく高速伝送受信を経済的に行なうことができ
る。特に、本実施例ではＨＤ Ｌ Ｃ（ＨｊＧＥ（ＬＥ
Ｖ肛几ｄλＩ、Ｉ菫Ｃ０ＮＴＲ０Ｌ ＰＲＯＣＥＤＵＲ
Ｅ ）手順の同期通信でのみ使用できたＤＭＡ制御用Ｌ
ＳＩ（ダイレクトメモリアクセス制御部６のこと〕を使
用できるため、一層のコストパフォーマンスの向上を図
ることができる。
以上記述した如く本発明の通信制御方式によれば、キャ
ラクタの受信間隔を計時し、受信キャラクタ間隔が長い
場合にのみ、制御部はその直前に受信したキャラクタが
デリミタキャラクタであるか否かの照合を行なうだけで
良いため、回路の大形化及び制御部の負荷の増大を招く
ことなく高速伝送を経済的に可能とし得る効果がある。
ラクタの受信間隔を計時し、受信キャラクタ間隔が長い
場合にのみ、制御部はその直前に受信したキャラクタが
デリミタキャラクタであるか否かの照合を行なうだけで
良いため、回路の大形化及び制御部の負荷の増大を招く
ことなく高速伝送を経済的に可能とし得る効果がある。
第１図は本発明の通信制御方式を適用した受信回路の一
実施例を示したブロック図、第２図は本発明の他の実施
例を示したブロック図である。
実施例を示したブロック図、第２図は本発明の他の実施
例を示したブロック図である。
Claims (2)
- （１）非同期通信の受信制御回路において、受信キャラ
クタの間隔を計時しその間隔が所定値以上の時にタイム
アウト信号を出力する計時手段と、受信キャラクタを一
旦ストアする記憶手段と、前記タイムアウト信号を受け
た時のみ、その直前に受信したキャラクタがデリミタキ
ャラクタであるか否かをチェックする制御手段とを具備
したことを特徴とする通信制御方式。 - （２）前記制御手段は、受信したキャラクタがデリミタ
キャラクタであった場合は、前記記憶手段にストアされ
た受信キャラクタを次段に送出し、デリミタキャラクタ
でない場合はキャラクタ受信動作を継続する制御を行う
ことを特徴とする特許請求の範囲第１項記載の通信制御
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59250548A JPS61129941A (ja) | 1984-11-29 | 1984-11-29 | 通信制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59250548A JPS61129941A (ja) | 1984-11-29 | 1984-11-29 | 通信制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61129941A true JPS61129941A (ja) | 1986-06-17 |
| JPH0525216B2 JPH0525216B2 (ja) | 1993-04-12 |
Family
ID=17209547
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59250548A Granted JPS61129941A (ja) | 1984-11-29 | 1984-11-29 | 通信制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61129941A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003079473A (ja) * | 2001-09-10 | 2003-03-18 | Delta Tooling Co Ltd | シート用クッション構造 |
-
1984
- 1984-11-29 JP JP59250548A patent/JPS61129941A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003079473A (ja) * | 2001-09-10 | 2003-03-18 | Delta Tooling Co Ltd | シート用クッション構造 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0525216B2 (ja) | 1993-04-12 |
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