JPS5939051B2 - デ−タバツフア回路 - Google Patents
デ−タバツフア回路Info
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- JPS5939051B2 JPS5939051B2 JP55014808A JP1480880A JPS5939051B2 JP S5939051 B2 JPS5939051 B2 JP S5939051B2 JP 55014808 A JP55014808 A JP 55014808A JP 1480880 A JP1480880 A JP 1480880A JP S5939051 B2 JPS5939051 B2 JP S5939051B2
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- Japan
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- output
- data
- input
- buffer
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- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/065—Partitioned buffers, e.g. allowing multiple independent queues, bidirectional FIFO's
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
Description
【発明の詳細な説明】
本発明は、データ処理装置におけるデータバッファ回路
に関し、特に、任意数データバイト列の最後のＮバイト
以下を検出することができるデータバッファ回路に関す
るものである。
に関し、特に、任意数データバイト列の最後のＮバイト
以下を検出することができるデータバッファ回路に関す
るものである。
従来、この種のデータバッファ回路は、データバイトの
入力によりアップし、データバイトの出力によりダウン
するアップダウンカウンタ回路を使用して、データバッ
ファ回路における格納データバイト数を制御することに
より前記目的のデータバッファ回路を構成してきた。
入力によりアップし、データバイトの出力によりダウン
するアップダウンカウンタ回路を使用して、データバッ
ファ回路における格納データバイト数を制御することに
より前記目的のデータバッファ回路を構成してきた。
従つて、アップダウンカウンタ回路部のハードウェアが
必ず必要となるために、データバッファリング制御が複
雑になる欠点があつた。
必ず必要となるために、データバッファリング制御が複
雑になる欠点があつた。
本発明は従来の上記欠点を解決する為になされたもので
あり、従つて本発明の目的は、データバッファメモリの
構成をファーストイン ファーストアウト（Ｆｉｒｓｔ
ｌｎＦｉｒｓｔＯｕｔ）形式のバッファメモリを入力側
、出力側に持つことにより、ハードウェアを非常に簡単
化できるようにした新規なデータバッファ回路を提供す
ることにある。
あり、従つて本発明の目的は、データバッファメモリの
構成をファーストイン ファーストアウト（Ｆｉｒｓｔ
ｌｎＦｉｒｓｔＯｕｔ）形式のバッファメモリを入力側
、出力側に持つことにより、ハードウェアを非常に簡単
化できるようにした新規なデータバッファ回路を提供す
ることにある。
。本発明の上記目的は、任意バイト数のデータバイト列
を転送するデータバッファ回路において、データバッフ
ァ回路の入力側に複数バイトのファーストイン ファー
ストアウト形式の入力バッファ部を設けると共に、出力
側にも複数バイトのファーストイン ファーストアウト
形式の出力バッファ部を設け、前記入力バッファ部が満
ぱいでないことによりデータバッファ回路としての入力
許可信号を出力し、前記入力バッファ部へ１バイト以上
のデータが入力されたならば出力許可信号を前記入力バ
ッファ部から前記出力バッファ部へ出力する手段を持ち
、前記出力バッファ部が満ばいでないことにより前記入
力バッファ部の出力許可信号が出力されたならばデータ
バッファ回路の外部から設定される任意数だけ前記入力
バッファ部から前記出力バッファ部へデータバイトを入
力した後、データバツフア回路としての出力許可信号を
出力する手段を持ち、前記出力バツフア部の出力許可信
号が出力された後、前記出力バツフア部から１バイト出
力されるごとに前記入カバツフア部から１バイト入力す
るバツフア制御手段を設けると共に、前記入カバツJャ
A部の出力許可信号が出力されなくなつたことを検出す
る手段を具備し、任意数データバイト列の最後のＮバイ
ト（前記データバツフア回路の外部から設定された任意
数）以下になつたことを表示するデータバツフア回路、
によつて達成される。以下、本発明をその良好な一実施
例について図面を参照しながら具体的に説明する。
を転送するデータバッファ回路において、データバッフ
ァ回路の入力側に複数バイトのファーストイン ファー
ストアウト形式の入力バッファ部を設けると共に、出力
側にも複数バイトのファーストイン ファーストアウト
形式の出力バッファ部を設け、前記入力バッファ部が満
ぱいでないことによりデータバッファ回路としての入力
許可信号を出力し、前記入力バッファ部へ１バイト以上
のデータが入力されたならば出力許可信号を前記入力バ
ッファ部から前記出力バッファ部へ出力する手段を持ち
、前記出力バッファ部が満ばいでないことにより前記入
力バッファ部の出力許可信号が出力されたならばデータ
バッファ回路の外部から設定される任意数だけ前記入力
バッファ部から前記出力バッファ部へデータバイトを入
力した後、データバツフア回路としての出力許可信号を
出力する手段を持ち、前記出力バツフア部の出力許可信
号が出力された後、前記出力バツフア部から１バイト出
力されるごとに前記入カバツフア部から１バイト入力す
るバツフア制御手段を設けると共に、前記入カバツJャ
A部の出力許可信号が出力されなくなつたことを検出す
る手段を具備し、任意数データバイト列の最後のＮバイ
ト（前記データバツフア回路の外部から設定された任意
数）以下になつたことを表示するデータバツフア回路、
によつて達成される。以下、本発明をその良好な一実施
例について図面を参照しながら具体的に説明する。
第１図は本発明の一実施例を示す概略プロツク構成図で
ある。
ある。
第１図において、本発明に係るデータバツフア回路の一
実施例は、入カバツフア部１と、出力バツフア部２と、
入カバツフア部１の入力データバス３と、入力データバ
ス３のデータを書込む書込み信号６と、入カバツフア部
１へのデータ書込み許可である入力許可信号７と、入力
バツフア部１へのデータ書込みが１バイト以上行われた
ことを示す入カバツフア部の出力許可信号８と、入カバ
ツフア部１と出力バツフア部２を接続する中継データバ
ス４と、出力バツフア部２の出力データバス５と、デー
タバツフア回路の出力許可となる出力バツフア部２の出
力許可信号９と、出力バツフア部２からのデータ読み出
しを行う読出し信号１０とから構成されている。第２図
は入カバツフア部と出力バツフア部の更に詳細なプロツ
ク構成を示す図である。
実施例は、入カバツフア部１と、出力バツフア部２と、
入カバツフア部１の入力データバス３と、入力データバ
ス３のデータを書込む書込み信号６と、入カバツフア部
１へのデータ書込み許可である入力許可信号７と、入力
バツフア部１へのデータ書込みが１バイト以上行われた
ことを示す入カバツフア部の出力許可信号８と、入カバ
ツフア部１と出力バツフア部２を接続する中継データバ
ス４と、出力バツフア部２の出力データバス５と、デー
タバツフア回路の出力許可となる出力バツフア部２の出
力許可信号９と、出力バツフア部２からのデータ読み出
しを行う読出し信号１０とから構成されている。第２図
は入カバツフア部と出力バツフア部の更に詳細なプロツ
ク構成を示す図である。
図において、参照番号１１は入カバツフア部１の主要部
であるＦｉｒｓｔＩｎＦｉｒｓｔＯｕｔ（以下ＦＩＦＯ
と略記する）形式の入カバツフアメモリ、１２は出力バ
ツフア部２の主要部であるＦＩＦＯ形式の出力バツフア
メモリ、１３は例えばパルス発生器等により構成される
初期書込み制御部、１４は例えばマルチプレクサ等によ
り実現できるゲート回路、１５はＮバイト比較部、１６
は例えば論理回路の組合せにより構成される出力許可信
号制御部、１７は例えばマルチプレクサ等により構成さ
れるゲート回路を夫々示す。次に、第２図を参照して本
発明に係るデータバツフア回路の一実施例の動作につい
て説明する。
であるＦｉｒｓｔＩｎＦｉｒｓｔＯｕｔ（以下ＦＩＦＯ
と略記する）形式の入カバツフアメモリ、１２は出力バ
ツフア部２の主要部であるＦＩＦＯ形式の出力バツフア
メモリ、１３は例えばパルス発生器等により構成される
初期書込み制御部、１４は例えばマルチプレクサ等によ
り実現できるゲート回路、１５はＮバイト比較部、１６
は例えば論理回路の組合せにより構成される出力許可信
号制御部、１７は例えばマルチプレクサ等により構成さ
れるゲート回路を夫々示す。次に、第２図を参照して本
発明に係るデータバツフア回路の一実施例の動作につい
て説明する。
データバツフア回路の入力許可信号７はＦＩＦＯ入カバ
ツフアメモリ１１への入力許可であり、入力許可信号７
が出力されていれば、書込み信号６によりＦＩＦＯ入カ
バツフアメモリ１１へ入力データバス３からのデータを
書込むことができる。ＦＩＦＯ入カバツフアメモリ１１
にデータがロードされると、ＦＩＦＯ人カバツフアメモ
リ１１の出力許可信号８が出力され、この出力許可信号
８はデータバツフア回路の出力許可信号９の許可／不許
可を制御する出力許可信号制御部１６へ入力されている
。また、データバツフア回路の外部からソフトウエア、
マイクロプログラム或いはマニユアル等で設定される任
意数のＮバイト表示信号２１とＦＩＦＯ出力バツフアメ
モリ１２への書込み信号１９の数はＮバイト比較部１５
により比較され、その結果、両者が一致した場合には、
ＦＩＦＯ出力バツフアメモリ１２にＮバイト以上データ
が格納されたことを示すＮバイト格納信号２０がＮバイ
ト比較部１５から出力許可信号制御部１６へ出力される
。ＦＩＦＯ出力バツフアメモリ１２への書込み信号１９
は、ＦＩＦＯ入カバツフアメモリ１１の出力許可信号８
とデータバツフア回路としての出力許可信号９がないこ
とによりＦＩＦＯ出力バツフアメモリ１２への初期書込
み信号１８を出力する初期書込み制御部１３の初期書込
み信号１８と、データバツフア回路の出力許可信号９が
出力されることにより入力される読出し信号１０と、Ｆ
ＩＦＯ出力バツフアメモリ１２が満ぱいでないことを示
す書込み許可信号２３とにより、ゲート部１４から出力
される。出力許可信号制御部１６には、前記ＦＩＦＯ入
カバツフアメモリ１１の出力許可信号８と、前記Ｎバイ
ト格納信号２０と、ＦＩＦＯ出力バツフアメモリ１２へ
１バイト以上データ入力されたことを示すデータ格納信
号２２と、ＦＩＦＯ出力バツフアメモリ１２が満ぱいで
ないことを示す書込み許可信号２３とが人力され、この
許可信号制御部１６は、ＦＩＦＯ出力バツフアメモリ１
２へＮバイト以上データが格納された条件にて，データ
バツフア回路の出力許可信号９を出力する。
ツフアメモリ１１への入力許可であり、入力許可信号７
が出力されていれば、書込み信号６によりＦＩＦＯ入カ
バツフアメモリ１１へ入力データバス３からのデータを
書込むことができる。ＦＩＦＯ入カバツフアメモリ１１
にデータがロードされると、ＦＩＦＯ人カバツフアメモ
リ１１の出力許可信号８が出力され、この出力許可信号
８はデータバツフア回路の出力許可信号９の許可／不許
可を制御する出力許可信号制御部１６へ入力されている
。また、データバツフア回路の外部からソフトウエア、
マイクロプログラム或いはマニユアル等で設定される任
意数のＮバイト表示信号２１とＦＩＦＯ出力バツフアメ
モリ１２への書込み信号１９の数はＮバイト比較部１５
により比較され、その結果、両者が一致した場合には、
ＦＩＦＯ出力バツフアメモリ１２にＮバイト以上データ
が格納されたことを示すＮバイト格納信号２０がＮバイ
ト比較部１５から出力許可信号制御部１６へ出力される
。ＦＩＦＯ出力バツフアメモリ１２への書込み信号１９
は、ＦＩＦＯ入カバツフアメモリ１１の出力許可信号８
とデータバツフア回路としての出力許可信号９がないこ
とによりＦＩＦＯ出力バツフアメモリ１２への初期書込
み信号１８を出力する初期書込み制御部１３の初期書込
み信号１８と、データバツフア回路の出力許可信号９が
出力されることにより入力される読出し信号１０と、Ｆ
ＩＦＯ出力バツフアメモリ１２が満ぱいでないことを示
す書込み許可信号２３とにより、ゲート部１４から出力
される。出力許可信号制御部１６には、前記ＦＩＦＯ入
カバツフアメモリ１１の出力許可信号８と、前記Ｎバイ
ト格納信号２０と、ＦＩＦＯ出力バツフアメモリ１２へ
１バイト以上データ入力されたことを示すデータ格納信
号２２と、ＦＩＦＯ出力バツフアメモリ１２が満ぱいで
ないことを示す書込み許可信号２３とが人力され、この
許可信号制御部１６は、ＦＩＦＯ出力バツフアメモリ１
２へＮバイト以上データが格納された条件にて，データ
バツフア回路の出力許可信号９を出力する。
一度前記出力許可信号９が出力された後には、読出し信
号１０が人力されるごとにこの信号１０はゲート回路１
４を経て書込み信号１９となる。
号１０が人力されるごとにこの信号１０はゲート回路１
４を経て書込み信号１９となる。
又、書込み信号１９は、ゲート回路１７を経て、ＦＩＦ
Ｏ入カバツフアメモリ１１の読出し信号２４ともなる。
その結果、ＦＩＦＯ出力バツフアメモリ１２にはＮバイ
トをこえるデータは格納されないことにより、ＦＩＦＯ
入カバツフアメモリ１１の出力許可信号８が不許可にな
つた時が、データバツフア回路を通過する情報バイト列
の最後のＮバイト以下を示すことになる。ここで、ＦＩ
ＦＯ入カバツフアメモリ１１への書込み信号６の転送速
度は、ＦＩＦＯ出力バツフアメモリ１２の読出し信号１
０よりも大きいことを条件とする。
Ｏ入カバツフアメモリ１１の読出し信号２４ともなる。
その結果、ＦＩＦＯ出力バツフアメモリ１２にはＮバイ
トをこえるデータは格納されないことにより、ＦＩＦＯ
入カバツフアメモリ１１の出力許可信号８が不許可にな
つた時が、データバツフア回路を通過する情報バイト列
の最後のＮバイト以下を示すことになる。ここで、ＦＩ
ＦＯ入カバツフアメモリ１１への書込み信号６の転送速
度は、ＦＩＦＯ出力バツフアメモリ１２の読出し信号１
０よりも大きいことを条件とする。
以上により、データバツフア回路における通過情報バイ
ト列の最後のＮバイト以下を検出する・・−トウエア論
理回路量が大幅に減少させることができた。
ト列の最後のＮバイト以下を検出する・・−トウエア論
理回路量が大幅に減少させることができた。
本発明は、以上説明したように、ＦｉｒｓｔＩｎＦｉｒ
ｓｔＯｕｔ形式のバツフアメモリを入力、出力側に持つ
構成にすることにより、通過する情報バイト列の最後の
Ｎバイト以下を検出するハードウエア論理を簡易にし、
かつ・・−トウエア量を大幅に減少出来る効果がある。
ｓｔＯｕｔ形式のバツフアメモリを入力、出力側に持つ
構成にすることにより、通過する情報バイト列の最後の
Ｎバイト以下を検出するハードウエア論理を簡易にし、
かつ・・−トウエア量を大幅に減少出来る効果がある。
以上本発明はその良好な一実施例について説明されたが
、それは単なる例示的なものであり、ここで説明された
実施例によつてのみ本願発明が限定されるものでないこ
とは勿論である。
、それは単なる例示的なものであり、ここで説明された
実施例によつてのみ本願発明が限定されるものでないこ
とは勿論である。
第１図は本発明に係るデータバツフア回路の一実施例を
示す概略プロツク構成図、第２図は第１図に示されたデ
ータバツフア回路の更に詳細なプロツク図である。 １・・・−・一人カバツフア部、２・・・・・・出力バ
ツフア部、３・・・・・・人力データバス、４・・・・
・・中継データバス、５・・・・・・出力データバス、
６・・・・・・書込み信号、７・・・・・一人力許可信
号、８，９・・・・・・出力許可信号、１０・・・・・
・読出し信号、１１・・・・・・ＦＩＦＯ入カバツフア
メモ１ハ１２・・−・・・ＦＩＦＯ出力バツフアメモリ
、１３・・・・・・初期書込み制御部、１４・・・・・
・ゲート回路、１５・・・・・・Ｎバイト比較部、１６
・・・・・・出力許可信号制御部、１７・・・・・・ゲ
ート回路、１８・・・・・・初期書込み信号、１９・・
・・・・書込み信号、２０・・・・・・Ｎバイト格納信
号、２１・・・・・・Ｎバイト表示信号、２２・・・・
・・データ格納信号、２３・・・・・・書込み許可信号
、２４・・・・・・読出し信号。
示す概略プロツク構成図、第２図は第１図に示されたデ
ータバツフア回路の更に詳細なプロツク図である。 １・・・−・一人カバツフア部、２・・・・・・出力バ
ツフア部、３・・・・・・人力データバス、４・・・・
・・中継データバス、５・・・・・・出力データバス、
６・・・・・・書込み信号、７・・・・・一人力許可信
号、８，９・・・・・・出力許可信号、１０・・・・・
・読出し信号、１１・・・・・・ＦＩＦＯ入カバツフア
メモ１ハ１２・・−・・・ＦＩＦＯ出力バツフアメモリ
、１３・・・・・・初期書込み制御部、１４・・・・・
・ゲート回路、１５・・・・・・Ｎバイト比較部、１６
・・・・・・出力許可信号制御部、１７・・・・・・ゲ
ート回路、１８・・・・・・初期書込み信号、１９・・
・・・・書込み信号、２０・・・・・・Ｎバイト格納信
号、２１・・・・・・Ｎバイト表示信号、２２・・・・
・・データ格納信号、２３・・・・・・書込み許可信号
、２４・・・・・・読出し信号。
Claims (1)
- １ 任意バイト数のデータバイト列を転送するデータバ
ッファ回路において、データバッファ回路の入力側に複
数バイトのファーストインファーストアウト形式の入力
バッファ部を設け、出力側にも複数バイトのファースト
インファーストアウト形式の出力バッファ部を設け、前
記入力バッファ部は満ぱいでないことによりデータバッ
ファ回路としての入力許可信号を出力し１バイト以上デ
ータが入力されたならば出力許可信号を前記出力バッフ
ァ部へ出力する手段を持ち、前記出力バッファ部は満ぱ
いでないことにより前記入力バッファ部の出力許可信号
が出力されたならばデータバッファ回路の外部から設定
された任意数だけ前記入力バッファ部からデータバイト
を入力した後データバッファ回路としての出力許可信号
を出力する手段を持ち、前記出力バッファ部の出力許可
信号が出力された後には前記出力バッファ部から１バイ
ト出力されるごとに前記入力バッファ部から１バイト入
力するバッファ制御手段を設けると共に、前記入力バッ
ファ部の出力許可信号が出力されなくなつたことを検出
する手段を具備することを特徴とするデータバッファ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55014808A JPS5939051B2 (ja) | 1980-02-12 | 1980-02-12 | デ−タバツフア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55014808A JPS5939051B2 (ja) | 1980-02-12 | 1980-02-12 | デ−タバツフア回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56111945A JPS56111945A (en) | 1981-09-04 |
| JPS5939051B2 true JPS5939051B2 (ja) | 1984-09-20 |
Family
ID=11871336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55014808A Expired JPS5939051B2 (ja) | 1980-02-12 | 1980-02-12 | デ−タバツフア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5939051B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0196532A1 (de) * | 1985-03-29 | 1986-10-08 | Siemens Aktiengesellschaft | Verfahren zum Betreiben einer als Taktschnittstelle dienenden Speicheranordnung und Anordnung zur Durchfürhrung des Verfahrens |
| JPS63113722A (ja) * | 1986-10-31 | 1988-05-18 | Hitachi Ltd | デ−タ転送方式 |
| JP2006301810A (ja) * | 2005-04-18 | 2006-11-02 | Fujitsu Ltd | データ転送処理方法、データ転送処理装置およびデータ転送処理制御プログラム |
-
1980
- 1980-02-12 JP JP55014808A patent/JPS5939051B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56111945A (en) | 1981-09-04 |
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