KR910002437Y1 - 자기테이프 데이터 기록 논리회로 - Google Patents

Abstract

내용 없음.

Description

자기테이프 데이터 기록 논리회로

제1도는 본 고안에 의한 자기테이프데이터 기록 논리 회로의 개략 블럭도.

제2도는 제1도의 상세 구성도.

제3도는 본 고안의 동작을 설명하기 위한 타임챠트.

본 고안은 자기테이프 데이터 기록 논리회로에 관한 것으로, 특히 800 및 1600 bpi(bit/inch)의 자기테이프 데이터 기록 논리회로에 관한 것이다.

종래에는 자기테이프 기록되는 데이터를 처리함에있어, 집적화된 LST를 사용하지 않으므로써 주변의 하드웨어 장치가 충분히 사용되지 못하였고, 또 연속적인 데이터 바이트를 제어하기 위하여 RAM을 사용하였기 때문에 소프트 웨어의 증가를 초래하였으며, 또한 속도가 저하하여 논리회로를 추가할 필요가 있어, 이로 인하여 자기테이프 데이터 신호처리 시스템의 효율적인 원인이 되었다.

본 고안은 상기 종레예에 있어서의 결점을 보완하고 MOS LST FIFO(first in first out)를 사용함으로써 주변 하드웨어 및 소프트웨어를 축소할 수 있는 데이터 기록 논리회로를 제공하는데 목적이 있다.

상기목적을 달성하기 위하여, 본 고안은 자기테이프 장치에 있어서의 NRZI(800Bpi) 방식 및 PE(1600Bpi)방식에 따른 데이터를 선별하여 상기 방식에 따라 FIFO, 데이터 드라이버/리시버, J.K 플립프롭, D플립플롭, CRC 제너레이타, 패리티 제너레이터 등을 사용함으로써 800 및 1600Bpi의 데이터를 작성하여 자기테이프장치를 전송함으로써 상기 목적이 달성된다.

본 고안의 FIFO를 일종의 32바이트 데이터용 버퍼로서 작용하돌고 함으로써 FIFO가 출(FULL)시 혹은 반대로 비어있는 상태(Empty)일때, 입력 레지스터에의 데이터 래치순간 및 출력레지스터에의 데이터 래치순간에, 제어신호를 필요 논리회로에 전송하여 9비트(8비트 데이터, 1비트 패리티)를 ANSI규정에 의한 두가지 속도, 즉 45 및 75ips(inch/sec)에 맞도록 자기테이프 장치에 전송하도록 한 것이다.

이하 첨부도면에 의거하여 본 고안에 의한 구성 및 작용을 설명한다.

먼저 제1도에 나타낸 본 고안에 의한 개략 블럭도를 제2도의 구성도에 의거하여 본 고안의 구성을 설명한다.

본 고안은제1도에 나타낸 바와같이 기록(WRITE)FIFO부(1)와, CRC (character redundancy checker)제너 레이터부(3), FIFO 입력 제어논리부(5), 입력데이터 버퍼부(7), 패리티 제너레이터부(9), 기록데이터 드라이버부(11)로 구성된다. 제2도에 따라 상세한 구성을 살펴보면, 본 고안은 기록 FIFO(2-1), CRC 제너레이터(2-3), 패리티 제너레이터(2-23), 패리티 플립플롭(D 플립플롭(2-25), CRC 드라이버(2-5), 데이터 레지스터(2-21), J·K 플립플롭(2-7, 2-11), HAND 게이트(2-13, 2-17, 2-19)와, NRZI 드라이버 (2-27), PE 드라이버(2-35)의 인에이블 플립플롭(2-33)으로 구성된다. 기록 FIFO(2-1)의 RL(parallel load) 단자는 D플립플롭(2-15)의 출력단에 연결되고, 그 인에이블단자(EN)에는 데이타 기록금지신호(WTIXBT-)가 입력되며, PD(pallel dump) 단자에는 기록데이타 출력신호(WTDOUT＋)가 입력되고, IR(Input Ready) 단자에서는 입력 레지스터 엠프티(empty) 신호(WTDINE＋)를 발생시켜 NAND 게이트(2-13)에 입력하고, OR(out put ready)단자는 메인 CPU에 연결되어, FIFO의 출력 레지스터에 데이터가 래치되었음과, FIFO 내에 최소한 1바이트라도 데이터가 차 있음을 알려줌으로써 FIFO가 비어 있지 않음을 알려주게 된다. 데이터 레지스터(2-21)에서 출력된 데이터(ADDIN 0∼7)는 FIFO부에 입력되고, 상기 데이터(ADDIN 0∼7)의 8비트 데이터에 대한 패리티를 발생시키기 위한 제너레이터(2-23)에서 발생된 기록 패리티 발생신호(WTPGEN＋)는 D 플립플롭(2-25)에 입력되고 D 플립플롭(2-25)에서는 기록 패리티 데이터신호(ADDINP＋)를 발생하여 데이터 레지스터(2-21)의 기록 데이타신 ADDIN 0∼7)와 함께 FIFO(2-1)에 입력된다. CRC 제너레이터(2-3)의 인에이블단자(EN)에는 데이타 기록금지신호(WITXBT-)가 입력되고, 기록 데이터신호(ADDIN 0∼7)도 마찬가지로 입력되도록 되어 있다. 다시 말하면 기록 FIFO(2-1)의 리세트 단자에 연결된 기록데이타 커맨드 신호(ADSWRT＋)가 로우("0") 상태일 때 기록 FIFO(2-1)는 항상 리세트 상태이므로 클리어 되어 있어, 어떠한 입력 및 출력 제어신호에 의해서도 FIFO는 정상적인 동작을 하지 않게 된다. 제3도의 타이밍 챠트에 나타낸 신호(3-1)에서 보는 바와같이, 로우 "0"상태에서는 아무런 동작도 하지 않는다.

메인 CPU로부터의 기록세트 지령에 의하여 기록 데이터 커맨트신호(ADSWRT＋)는 하이( "1") 상태가 됨으로써 실제적으로 자기테이프 데이터 전송이 가능해진다. 제3도의 타임챠트(3-2)의 (ADADSV＋ALLOW Data Srevice Request)신호가 로우 ("0") 상태일 때 제2도의 기록 FIFO(2-1)는 CPU로부터의 어떠한 출력 제어신호에 의해서도 데이터 전송은 불가능한 상태가 된다.

신호(ADADSV＋)가 하이("1") 상태가 된 후에, 즉 ADSWRT＋ 및 ADADSV＋ 가 모두 하이("1") 상태가 된 후에 기록데이터에 대한 서비스가 가능하며, 기록 FIFO(2-1)의 입력(Input)레지스터가 비어있음을 나타내는 입력 제어라인의 입력레지스터 앰프티 신호(WTDINE＋)가 하이 상태일 때 메인 CPU로부터의 데이터 요구가 가능해진다. 제3도에 있어서 신호(a), (b), (d), (g)가 모두 하이("1")상태일 때, 즉 신호(ADSWRT＋, ADADSV＋, WTFIFO-, WTDINE＋)가 모두 하이("1")일 때 제3도의 데이터 서비스 리퀘스트신호(제3도(h)의 DATSRQ＋)가 하이상태가 된다.

이 시호를 체크한 메인 CPU는 비로소 기록데이터를 전송하고, 데이터 전송즉시 J·K 플립플롭(2-11)의 입력데이터 라인의 기록데이터 스트로우브신호(WTDAST＋)는 하이("1")가 되고 J·K 플립플롭(2-11)의 클럭 라인의 신호(CLKSIG＋)가 로우("0")로 되는 시점에서 J·K 플립플롭의 출력인 FIFO 리퀘스트(FIFRREQ＋)가 세트되어 제3도의 타이밍도(e)와 같이 된다. 이 때 NAND 게이트(2-13)의 입력으로는 FIFREQ＋, WTDINE＋, WTFIFO- 의 신호가 입력되고 있으므로, 이들 신호가 모두 하이("1")상태일 때 NAND(2-13)의 출력신호(FIFSET)는 로우("0")상태가 되어 기록 FIFO 플립플롭 즉 D-플립플롭(2-15)을 세트시킨다. 데이타 기록 FIFO 신호(WTFIFO＋)는 기록 FIFO의 단자(PL)에 접속되어 있으므로 이 신호가 세트되는 시점에 이미 기록 FIFO(2-1)의 입력 데이터라인에 대기하고 있던 데이터 레지스터(2-21)로부터의 9비트데이터(ADDIN 0∼7, 9)가 FIFO에 입력된다.

메인 CPU가 ADADSC＋ 신호를 감지한 후, 데이터를 전송한 즉시, 입력데이터 라인으로부터의 WTDAST＋(기록 데이터 스트로우브)가 하이("1")가 되고, 데이터 레지스터(2-21)는 클럭단자에 연결되어 있는 기록 데이트 스트로브신호(WTDAST＋)의 작용으로 메인 CPU로부터 전송되는 데이터(ALUOT 0∼7)를 입력하여 기록 데이터신호(ADDIN 0∼7)를 출력하고, FIFO(2-1) 및 CRC 제너레이터(2-3)에 입력될 준비를 한다. ANSI 규정의 NRZI(800Bpi) 모우드에서는 자기테이프 포오멧상, 정상 데이터 필드 및 CRC, NRC 캐릭터가 기록되며, CRC 캐릭터를 기록하는 시점에서 생성된 CRC 바이트를 출력하기 위하여, CRC 제너레이트(2-3)의 데이터 클럭단자에 신호(WTCRCS-, 혹은 WTFIFO-) 중 하나라도 로우상태이면 출력신호(WTCRCS-)는 액티브 로우("0")가 되어 입력 데이터는 CRC 제너레이터(2-3)에의 입력이 가능하게 된다.

즉, 정상 데이터 필드의 기록데이터가 D 플립플롭(2-15)의 데이터 기록 FIFO 신호(WTCRCS＋)에 의하여 기록 FIFO(2-1)에 입력됨과 동시에, D 플립플롭(2-15)의 출력신호(WTFIFO-)를 입력으로 하여 NAND 게이트(2-19)의 출력신호(WTFIFO-)를 출력시켜 CRC 제너레이트(2-3)에 기록 데이터가 입력된다. 정상 데이터 필드에서 기록 FIFO(2-1)에 입력된 데이터 바이트는 데이터 출력신호(ADDOUT 0∼7, 9)를 출력하고, CRC 제너레이터(2-3)에 입력된 데이터는 출력되지 않고, 정상데이터가 출력 종료될 때까지 계속 CRC 바이트를 내부에서 발생시키면서 출력인에이블 신호가 들어오기를 기다린다. 기록 FIFO(2-1) 및 CRC 제너레이터에 공통으로 연결된 신호(WTIXBT-)는 정상 데이터 필드의 시작으로부터 데이터 필드가 종료될 때까지 하이("1") 상태가 되어 기록 FIFO(2-1)는 정상데이터 필드 기간동안 인에이블 되어 있다가 ANSI 규정의 CRC 기록시에 데이타 기록금지신호(WTIXBT-)가 로우("0")로 되어 기록 FIFO(2-1)의 출력은 디세이블되고, 반대로 CRC 제너레이터(2-3)의 출력은 인에이블 되고 CRC 제어레이터(2-3)의 출력(ADCRC 0∼7, 9)의 최종 CRC 바이트가 출력되어 CRC 드라이버(2-5)에 입력된다. 이 때 CRC 드라이버(2-5)의 인에이블단자에 연결된 데이타 기록 금지신호(WTIXBT-)가 로우("0")상태이므로, CRC 바이트는 그대로 출력되어 와이어드 OR 논리호로를 거쳐 NRZI 드라이버(2-27), PE 드라이버(2-35)에 동시에 입력된다. 이때 J·K 플립플롭(2-33)의 J 단자입력(WTFRB5＋)과 K 단자입력(WTFRBI＋)에 따라 NRZT 모드(800Bpi)시 J·K 플립플롭(2-33)의 Q 출력(WDATIM＋)은 리세트,출력(WDATIM-)은 세트되어, NRZI 드라이버(2-27)의 인에이블 단자에 입력되어 데이터는 항상 NRZI 드라이버(2-27)로만 출력되어 다음 장치에 최종 출력되고, PE 모드(1600Bpi )시는 이와반대로 J·K 플립플롭의 Q 출력(WDATIM＋)은 세트,출력(WDATIM-)은 리세트되어 NRZI 드라이버(2-27)의 디세이블, PE 드라이버(2-35)는 인에이블되어 PE 데이터는 항상 PE 드라이버(2-35)만을 거쳐 다음 장치로 출력되게 된다.

이상 설명한 바와같이 본 고안에 의한 자기테이프 기록 데이터용 논리회로에 있어서는 종래의 RAM 대신 MOS LST FIFO를 사용함으로써 주변 하드웨어 및 소프트웨어 및 소프트웨어 축소와 함께 전체적인 성능 및 가격저하를 도모 할 수 있음과 동시에 FIFO의 특성을 이용하여 데이터 기록 뿐만 아니라 읽기에도 이용함으로써 자기테이프 데이터처리 시스템에 효율이 좋은 하드웨어를 구성할 수 있다는 효과를 갖는다.

Claims (1)

1. 데이타 기록금지신호, 기록 데이타 출력신호 및 기록 FIFO 신호가 입력되고, 입력레지스터 엠프티 신호를 발생하는 기록 FIFO부(Ⅰ)와, 데이타 기록금지신호, 기록데이타 신호가 입력되고, CRC 바이트를 출력하고 CRC 제너레이터, CRC 드라이버로 구성된 CRC 발생부(3)와, 상기 기록 FIFO(Ⅰ)와 상기 CRC 발생부(3)에 제어논리 신호를 출력하고, J·K 플립플롭, D 플립풀롭 NAND 게이트 및 AND 게이트로 구성된 입력제어 논리부(5)와, 메인 CPU로부터 전송되는 기록 데이터 신호를 발생하여 상기 기록 FIFO부(1) 및 CRC 발생부(3)에 출력하는 입력 데이타 버퍼부(7)와, 8비트 데이터에 대한 패리티를 발생하여 상기 기록 FIFO부(1)에 출력하고, 패리티 제너레이터 및 D 플립플롭으로 구성된 패리티 발생부(9)와, 상기 기록 FIFO부에서 출력된 데이터 출력신호가 입력되고, 상기 CRC 발생부(3)의 출력신호의 CRC 바이트가 입력되고, NRZI 드라이버 및 PE 드라이버로 구성된 기록 데이터 드라이버부(11)로 이루어지는 것을 특징으로 하는 자기테이프 데이터 기록 논리회로.