JPS6045837A - デ−タ転送回路 - Google Patents
デ−タ転送回路Info
- Publication number
- JPS6045837A JPS6045837A JP58152479A JP15247983A JPS6045837A JP S6045837 A JPS6045837 A JP S6045837A JP 58152479 A JP58152479 A JP 58152479A JP 15247983 A JP15247983 A JP 15247983A JP S6045837 A JPS6045837 A JP S6045837A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- processor
- given
- data
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、プロセッサからのデータを外部へ伝送する場
合に用いられるデータ転送回路（関するものである。
合に用いられるデータ転送回路（関するものである。
プロセッサからのデータを外部へ転送する際、からのデ
ータ送出速度と、外部へのデータ送出速度とを異ならせ
る場合があり、この場合には、記憶した順位にしたがっ
てデータの送出を行なうＦＩＦＯ（Ｆｉｒａｔ Ｉｎ
Ｆｉｒａｔ Ｏｕｔ、）形の順次人出カメモリを用い、
プロセッサからのデータをこのメモリヘ一旦格納してか
ら、外部機器側の条件に応じた読出し速度によりメモリ
の内容を読出し、外部へ送出するものとなっている。
ータ送出速度と、外部へのデータ送出速度とを異ならせ
る場合があり、この場合には、記憶した順位にしたがっ
てデータの送出を行なうＦＩＦＯ（Ｆｉｒａｔ Ｉｎ
Ｆｉｒａｔ Ｏｕｔ、）形の順次人出カメモリを用い、
プロセッサからのデータをこのメモリヘ一旦格納してか
ら、外部機器側の条件に応じた読出し速度によりメモリ
の内容を読出し、外部へ送出するものとなっている。
しかし、従来は、順次入出カメモリの格納状況を制御す
るため、単安定マルチバイブレータにより発生したパル
スに基づきシーケンス制御を行なうと共に、プロセッサ
もシーケンス制御じ参画しており、プロセッサが制御用
の各種信号を処理しなければならなず、稼働負荷が増大
すると共に、単安定マルチバイブレータの時定数が抵抗
器およびコンデンサの経年変化により変動し、制御状態
が不安定になる等の欠点を生じている。
るため、単安定マルチバイブレータにより発生したパル
スに基づきシーケンス制御を行なうと共に、プロセッサ
もシーケンス制御じ参画しており、プロセッサが制御用
の各種信号を処理しなければならなず、稼働負荷が増大
すると共に、単安定マルチバイブレータの時定数が抵抗
器およびコンデンサの経年変化により変動し、制御状態
が不安定になる等の欠点を生じている。
本発明は、従来のか＼る欠点を根本的に排除すからのデ
ータを外部へ送出する出力回路と、プロセッサからの書
込み指令信号が与えられた条件と、順次メモリからの準
備完了信号が与えられた条件との一致に応じ、順次入出
カメモリに対し書込み開始信号を送出する入力制御回路
とを設けた極めて効果的な、データ転送回路を提供する
ものである０ 〔実施 例〕 以下、実施例を示す図によって本発明の詳細な説明する
。
ータを外部へ送出する出力回路と、プロセッサからの書
込み指令信号が与えられた条件と、順次メモリからの準
備完了信号が与えられた条件との一致に応じ、順次入出
カメモリに対し書込み開始信号を送出する入力制御回路
とを設けた極めて効果的な、データ転送回路を提供する
ものである０ 〔実施 例〕 以下、実施例を示す図によって本発明の詳細な説明する
。
第１図は全構成のブロック図であり、プロセッサＣＰＵ
からの並列データは、順次入出カメモリ（以下、メモリ
）ＦＩＦＣｒへ与えられ、こ＼において一旦記憶された
うえ、記憶時と同一の順位によジ並列に読出されてディ
ジタルアナログ変換器、通信インターフェース等の出力
回路ＯＣへ与えられ、同回路ＯＣにより並列データが直
列データへ変換された後、外部へ出力データＤｏとして
送出される。
からの並列データは、順次入出カメモリ（以下、メモリ
）ＦＩＦＣｒへ与えられ、こ＼において一旦記憶された
うえ、記憶時と同一の順位によジ並列に読出されてディ
ジタルアナログ変換器、通信インターフェース等の出力
回路ＯＣへ与えられ、同回路ＯＣにより並列データが直
列データへ変換された後、外部へ出力データＤｏとして
送出される。
たソし、メモリＦＩＦＯに対するデータの格納は、プロ
セラ？ＣＰＵからの書込み指令信号ＷＴに応じて行なわ
れるが、メモＩＪＦＩＦＯが準備完了信号ＩＲを送出す
るまでは、メモリＦＩＦＯを書込み状態することが不可
能となっており、入力制御回路Ｉ Ｃ’Ｔが設けられ、
書込み指令信号ＷＴの与えられた条件と、準備完了信号
ＩＲの与えられた条件との一致に応じて書込み開始信号
ＳＩを送出するものとして動作し、これによって、書込
み指令信号ＷＴとメモＩＪＦ’ＩＦＯの状態との整合を
図っている。
セラ？ＣＰＵからの書込み指令信号ＷＴに応じて行なわ
れるが、メモＩＪＦＩＦＯが準備完了信号ＩＲを送出す
るまでは、メモリＦＩＦＯを書込み状態することが不可
能となっており、入力制御回路Ｉ Ｃ’Ｔが設けられ、
書込み指令信号ＷＴの与えられた条件と、準備完了信号
ＩＲの与えられた条件との一致に応じて書込み開始信号
ＳＩを送出するものとして動作し、これによって、書込
み指令信号ＷＴとメモＩＪＦ’ＩＦＯの状態との整合を
図っている。
第２図は、入力制御回路ＩＣＴのブロック図であり、イ
ニシャルリセット信号ＣＬＲが％ Ｌ ／７ （低レベ
ル）として与えられると、これが、Ｄ形フリップフロッ
プ回路（以下、Ｆ’ＦＣ）ｌｌｉ’Ｆ□のリセット端子
Ｒへ直接、ＦＦＣ−ＦＦ２のリセット端子ＲにはＯＲゲ
ートＧｌを介して与えられ、ＦＦＣＦＦｚがリセット状
態となり、これらの出力端子ＱはいずれもゝＬ“となる
。
ニシャルリセット信号ＣＬＲが％ Ｌ ／７ （低レベ
ル）として与えられると、これが、Ｄ形フリップフロッ
プ回路（以下、Ｆ’ＦＣ）ｌｌｉ’Ｆ□のリセット端子
Ｒへ直接、ＦＦＣ−ＦＦ２のリセット端子ＲにはＯＲゲ
ートＧｌを介して与えられ、ＦＦＣＦＦｚがリセット状
態となり、これらの出力端子ＱはいずれもゝＬ“となる
。
ついで、プロセッサＣＰＵから書込み指令化゛号ＷＴが
気ＬＨのパルスとして与えられ＼ば、これがＦＦＣＦＦ
２のセット端子Ｓへ印加されるため、ＦＦＣ−ＦＦ、が
セットされて出力端子Ｑを％ Ｈ／／（畠レベル）へ転
じ、これをＡＮＤゲートＧ２−＼与えると共に、書込み
指令信号ＷＴもＡＮＤゲー）Ｇ２へ与えられており、こ
れｄＺ’Ｈ”、復することにより、ＡＮＤゲートＧ２が
オンとなりプロセッサＣＰＵ用のクロックパルスと同期
したクロックパルスＣＬＫを通過させ、これをＦＦＣ・
ＦＦ２ のクロック端子ＣＫへ送出する。
気ＬＨのパルスとして与えられ＼ば、これがＦＦＣＦＦ
２のセット端子Ｓへ印加されるため、ＦＦＣ−ＦＦ、が
セットされて出力端子Ｑを％ Ｈ／／（畠レベル）へ転
じ、これをＡＮＤゲートＧ２−＼与えると共に、書込み
指令信号ＷＴもＡＮＤゲー）Ｇ２へ与えられており、こ
れｄＺ’Ｈ”、復することにより、ＡＮＤゲートＧ２が
オンとなりプロセッサＣＰＵ用のクロックパルスと同期
したクロックパルスＣＬＫを通過させ、これをＦＦＣ・
ＦＦ２ のクロック端子ＣＫへ送出する。
このため、ＦＦＣ−ＦＦ２のデータ端子りへ与えられて
いるメモリＦＩＦＯからの準備完了信号ＩＲが＋ｔ ）
ｌ” として生じ、あるいは生じていれば、これが同時
ＶζＯＩもゲートＧｌを介してＦＦＣ−ＦＦ２のリセッ
ト端子Ｒへ印加され、リセット状態の解除を行なうと共
に、データ端子りをＳＳ Ｈ／／ とし、ＡＮＤゲート
Ｇ２ を介して与えられているクロックパルスＣＬＫの
立上）に応じてＦＦＣ−ＦＦ２をセットするものとなり
、出力端子Ｑを％Ｈ／／へ転じ、これを書込み開始信号
ＳＩとしてメモリＦＩＦＯへ送出する。
いるメモリＦＩＦＯからの準備完了信号ＩＲが＋ｔ ）
ｌ” として生じ、あるいは生じていれば、これが同時
ＶζＯＩもゲートＧｌを介してＦＦＣ−ＦＦ２のリセッ
ト端子Ｒへ印加され、リセット状態の解除を行なうと共
に、データ端子りをＳＳ Ｈ／／ とし、ＡＮＤゲート
Ｇ２ を介して与えられているクロックパルスＣＬＫの
立上）に応じてＦＦＣ−ＦＦ２をセットするものとなり
、出力端子Ｑを％Ｈ／／へ転じ、これを書込み開始信号
ＳＩとしてメモリＦＩＦＯへ送出する。
また、ＦＦＣＦＦ２の出力端子ＱがＳＳ Ｈ／／となれ
ば、これがＦＦＣ−ＦＦ、のクロック端子ＣＫへ与えら
れると共に、これのデータ端子りが共通回路へ接続され
ＳＳ Ｌ ／／となっているため、ＦＦＣ−ＦＦ＋かリ
セットし、出力端子Ｑを電Ｌ〃へ転じ、ＡＮＤゲートａ
２．をオフとしてクロックパルスＣＬＫの送出を停止さ
せる。
ば、これがＦＦＣ−ＦＦ、のクロック端子ＣＫへ与えら
れると共に、これのデータ端子りが共通回路へ接続され
ＳＳ Ｌ ／／となっているため、ＦＦＣ−ＦＦ＋かリ
セットし、出力端子Ｑを電Ｌ〃へ転じ、ＡＮＤゲートａ
２．をオフとしてクロックパルスＣＬＫの送出を停止さ
せる。
一方、メモりＦＩＦＯは、書込み開始信号ＳＩに応じて
書込み状態となり、準備完了信号ＩＲをＳＳ Ｉ、 ／
／ へ復するため、ＦＦＣ−ＦＦ２のデータ端子りおよ
びリセット端子ＲがゝＬ／／ となってＦ Ｆ Ｃ・Ｆ
Ｆ２もリセットし、出力端子ＱをゝＬ〃へ転じて書込み
開始信号ＳＩの送出を停止すると共に、全回路が初期状
態となる。
書込み状態となり、準備完了信号ＩＲをＳＳ Ｉ、 ／
／ へ復するため、ＦＦＣ−ＦＦ２のデータ端子りおよ
びリセット端子ＲがゝＬ／／ となってＦ Ｆ Ｃ・Ｆ
Ｆ２もリセットし、出力端子ＱをゝＬ〃へ転じて書込み
開始信号ＳＩの送出を停止すると共に、全回路が初期状
態となる。
したがって、ＦＦＣ−ＦＦ、に工ｐＸ省込み指令信号の
与えられた条件が保持されると共に、この条件と準備完
了信号の与えられた条件との一致がＦＦＣ−ＦＦ２によ
り検出され、両条件の一致に応じクロックパルスＣＬＫ
と同期のうえ書込み開始信号ＳＩ が送出されるものと
なり、書込み指令信号ＷＴとメモＩＪＦＩＦＯの状態と
の整合が図られると共に、メモ！ＪＦＩＦＯの入力制御
が安定かつ確実となる。
与えられた条件が保持されると共に、この条件と準備完
了信号の与えられた条件との一致がＦＦＣ−ＦＦ２によ
り検出され、両条件の一致に応じクロックパルスＣＬＫ
と同期のうえ書込み開始信号ＳＩ が送出されるものと
なり、書込み指令信号ＷＴとメモＩＪＦＩＦＯの状態と
の整合が図られると共に、メモ！ＪＦＩＦＯの入力制御
が安定かつ確実となる。
たソし、状況に応じ、ＯＲゲートＣＩをＮＯＲゲート等
へ、ＡＮＤゲー）Ｇ２をＮＡＮＤゲート等へ置換しても
工く、ＦＦＣ−ＦＦｔ 、ＦＦｚにラッチ回路またはメ
モリ等を用い、これら（（応じて構成を選定しても同様
であ〕、出力回路ＯＣは、外部機器の条件にしたがった
ものを選定すればよい等、種々の変形が自任である。
へ、ＡＮＤゲー）Ｇ２をＮＡＮＤゲート等へ置換しても
工く、ＦＦＣ−ＦＦｔ 、ＦＦｚにラッチ回路またはメ
モリ等を用い、これら（（応じて構成を選定しても同様
であ〕、出力回路ＯＣは、外部機器の条件にしたがった
ものを選定すればよい等、種々の変形が自任である。
以上の説明により明らかなとおり本発明によれば、プロ
セッサは書込み指令信号の送出のみを行なえばよいもの
となり、プロセッサの稼働負荷が減少し、プロセッサの
稼働状況に余裕を生ずると共に、構成上不安定な要素が
なく、メモ′りに対する入力制御を安定かつ確実なもの
とすることができるため、プロセッサからのデータ転送
において顕著な効果が得られる。
セッサは書込み指令信号の送出のみを行なえばよいもの
となり、プロセッサの稼働負荷が減少し、プロセッサの
稼働状況に余裕を生ずると共に、構成上不安定な要素が
なく、メモ′りに対する入力制御を安定かつ確実なもの
とすることができるため、プロセッサからのデータ転送
において顕著な効果が得られる。
図は本発明の実施例を示し、第１図は全構成のブロック
図、第２図は入力制御回路のブロック図である。 ＣＰＵ −−・・プロセッサ、ＦＩＦＯ・・・拳メモリ
（順次入出カメモリ）、ＯＣ・・・・出力回路、ＩＣＴ
・・・・入力制御回路、ＦＦＩ ｒＦＦ２ ・・・・Ｆ
ＦＣ（フリップフロップ回路）、Ｇ１−・・・ＯＲゲー
ト、Ｇ２ ・・・・ＡＮＤゲ−）、ＷＴ＠−・・書込み
指令信号、■Ｒ・・・・準備完了信号、Ｓ■ ・・・・
書込み開始信号、ＣＬＫ・・・・クロックパルス。 特許出願人 山武ハネウェル株式会社 代理人山川政樹（ほか１名） 手続補正書（、え。 １．′−バ件の表示 昭和５８年 特 許 願第１５２４７９号２、発明の名
称 データ転送回路 ３、補正をする者 事件との関係 特 許 出願人 名称（氏名） （６６６）山武ハネウェル株式会社（１
） 明細書第４頁第１２行のｒｃＬＲｊを巨１雇」と補
正する。 以上
図、第２図は入力制御回路のブロック図である。 ＣＰＵ −−・・プロセッサ、ＦＩＦＯ・・・拳メモリ
（順次入出カメモリ）、ＯＣ・・・・出力回路、ＩＣＴ
・・・・入力制御回路、ＦＦＩ ｒＦＦ２ ・・・・Ｆ
ＦＣ（フリップフロップ回路）、Ｇ１−・・・ＯＲゲー
ト、Ｇ２ ・・・・ＡＮＤゲ−）、ＷＴ＠−・・書込み
指令信号、■Ｒ・・・・準備完了信号、Ｓ■ ・・・・
書込み開始信号、ＣＬＫ・・・・クロックパルス。 特許出願人 山武ハネウェル株式会社 代理人山川政樹（ほか１名） 手続補正書（、え。 １．′−バ件の表示 昭和５８年 特 許 願第１５２４７９号２、発明の名
称 データ転送回路 ３、補正をする者 事件との関係 特 許 出願人 名称（氏名） （６６６）山武ハネウェル株式会社（１
） 明細書第４頁第１２行のｒｃＬＲｊを巨１雇」と補
正する。 以上
Claims (1)
- プロセッサからのデータを順次に記憶しかつ順次に送出
する順次入出カメモリと、該メモリからのデータを外部
へ送出する出力回路と、前記プロセッサから書込み指令
信号の与えられた条件と前記メモリから準備完了信号の
与えられた条件との一致に応じ該メモリに対し書込み開
始信号を送出する入力制御回路とを備えたことを特徴と
するデータ転送回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58152479A JPS6045837A (ja) | 1983-08-23 | 1983-08-23 | デ−タ転送回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58152479A JPS6045837A (ja) | 1983-08-23 | 1983-08-23 | デ−タ転送回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6045837A true JPS6045837A (ja) | 1985-03-12 |
| JPH0222410B2 JPH0222410B2 (ja) | 1990-05-18 |
Family
ID=15541399
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58152479A Granted JPS6045837A (ja) | 1983-08-23 | 1983-08-23 | デ−タ転送回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6045837A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61294680A (ja) * | 1985-06-20 | 1986-12-25 | Nec Corp | Ｆｉｆｏメモリの読み出し回路 |
| FR2607648A1 (fr) * | 1986-11-28 | 1988-06-03 | Hewlett Packard France Sa | Procede et dispositif de transmission rapide de donnees entre un emetteur et un recepteur par liaison serie standard |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57203135A (en) * | 1981-06-10 | 1982-12-13 | Toshiba Corp | Data transfer system |
-
1983
- 1983-08-23 JP JP58152479A patent/JPS6045837A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57203135A (en) * | 1981-06-10 | 1982-12-13 | Toshiba Corp | Data transfer system |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61294680A (ja) * | 1985-06-20 | 1986-12-25 | Nec Corp | Ｆｉｆｏメモリの読み出し回路 |
| JPH0451915B2 (ja) * | 1985-06-20 | 1992-08-20 | Nippon Electric Co | |
| FR2607648A1 (fr) * | 1986-11-28 | 1988-06-03 | Hewlett Packard France Sa | Procede et dispositif de transmission rapide de donnees entre un emetteur et un recepteur par liaison serie standard |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0222410B2 (ja) | 1990-05-18 |
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