JPS585058A - デ−タ入出力制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明はデータの入出力兼用端子を有するデータ入出
力制御回路に関する。

１チツプマイクロコンピユータを始めとする種々の半導
体集積回路には、データバスやアドレスバス等のパスラ
インの他に入力専用端子、出力専用端子および入出力兼
用端子が設けられる。このうち、信号の入出力兼用端子
には、回路構成や機能の差によって、入力状態と出力状
態を完全に切替えてデータの入出力を行なうものと、デ
ータ出力状態の時には入出力兼用端子を通常の出力端子
と同様に用い、データ入力状態の時には入出力兼用端子
をデータ出力状態における一方状態、たとえばＨレベル
（高論理レベル）に設定しておき、外部からデータを強
制的に入力し、この時の端子の内容を内部データは擬似
入出力兼用端子と称されている。

第１図および第２図はそわぞれ上記擬似入出力兼用端子
を備えた従来のデータ入出力制御回路の回路構成図であ
る。ｗｌ１図において、入出力兼用端子Ｊを入力端子と
して使用する場合には、まず内部データ線２にＨレベル
のデータを与えておき、次にラッチ回路３ζこデータ書
込み制御信号ＷＲを与えて上記Ｈレベルのデータをラッ
チ回路３に記憶させる。この時、このラッチ回路３の出
力ＱがＬレベル（低論理レベル）となり、上記端子１と
接地電位点（Ｌレベル）との間に挿入されているＭＯ８
ト７ンジスタ４がオフ状態となる。次に入力バッファ回
路５にデータ読出し制御信号ＲＤを与えれば、外部から
端子１に与えられるデータが内部データ線２に取り込ま
れることになる。

一方、端子１を出力端子として使用する場合にはデータ
読出、し制御信号ＲＤは与えず、入力バッファ回路５は
動作させない。そして、Ｈレベルのデータを出力するに
は、予め内部データ線２にＨレベルを与えておき、その
後、ラッチ回路３にデータ書込み制御信号ＷＲを与える
〇すると、上記と同様にＭＯ８トランジスタ４がオフ状
態となり、端子１はＬレベルから分離された状態となる
。したがって、この時、端子１にインバータ等の入力イ
ンターフェイス回路が接続されていれば、この回路内部
の負荷素子によって端子１がＨレベルに設定され、この
結果、Ｈレペ、ルのデータが外部に出力されることにな
る。また、Ｌレベルのデータを出力するには、予め内部
データ線２にＬレベルを与えておき、その後、上記と同
様にラッチ回路３にデータ書込み制御信号ＷＲを与える
。すると、今度はＭＯＢ）ランジスタ４がオン状態とな
って、端子１がＬレベルに接続されるため、この場合に
はＬレベルのデータが外部に出力されることになる。

また第２図の回路は、上記第１図の回路の端子１と電源
電圧Ｖｃｃ　（Ｈレベル）印加点との間に抵抗６を挿入
して端子１をＨレベルにプルアップし、Ｈレベルの安定
化を図るようにしたものである。ところでこの抵抗６の
抵抗値は、端子１のレベルを高速にＨレベルに設定する
ために比較的低い値に選ばれており、この結果、この回
路自体の消費′縮流が大きなものとなるばかりではなく
、端子Ｉに接続される外部回路の電流駆動能力を大きく
しなければならないという欠点がある。

そこでさらに従来では第３図に示すように、ｖＣＣ印加
点と端子１との間にもう−づのＭＯ８トランジスタ７を
挿入し、このＭＯＢ）ランジスタフを、ラッチ回路３の
出力Ｑとデータ書込み制御信号ＷＲとが並列的に与えら
れるアンド（ＡＮＤ　）ゲート８の出力で制御するよう
にした回路が実用化されている。この回路では端子１か
らＨレベルのデータを出力する時、第４図のタイミング
チャートに示すように、データ書込み制御信号ＷＲに相
当する期間だけアンドゲート８の出力ＡをＨレベルにし
て、追加されたＭＯＢ　）ランジスタフをオン状態にす
る。このＭＯＢ）ランジスタ１のオン抵抗は比較的低い
値に設定されるため、信号ＷＲの期間では端子１が高速
にＨレベルに向って充電されることになる。信号ＷＲの
期間が終了すると、端子１は今度は抵抗６によって充電
される。この時、端子１のレベルはＭＯＢ）ランジスタ
１によってｙｃｃレベルに十分近いレベルまで充電され
ているため、抵抗６の抵抗値を十分高くしてもこの抵抗
６本来の機能を果たすことができる。ここで、信号ＷＲ
の期間は極めて短かい期間であるために、この回路にお
ける消費電流は第２図回、路に比較してわずかに増加す
るかあるいは同等であり、しかも外°部回路の負担を軽
減することができる〇 ところで擬似入出力兼用端子を持つデータ入出力制御回
路の特徴として、同一のデータ書込み制御信号ＷＲおよ
びデータ読出し制御信号ＲＤを用いて、複数の入出力兼
用端子を碑文に入力または出力に使用することができる
事があげられる。第５図はこの特徴を生かして、上記第
３図に示す回路を二回路使用した場合の例である。いま
、第５図において一方の端子１ａが外部からのデータを
入力する入力端子として使用され、他方の端子１ｂが外
部へデータを出力する出力端子として使用される場合に
、ついて考えてみる。まず、端子１ａを入力端子として
使用すると共に、端子１ｂを出力端子として使用しかっ
この端子１ｂからＨレベルのデータを出力する場合には
、予め両内郁データ線２ｍ、２ｂそれぞれにＨレベルを
与えておく。次にこの状態で両ラッチ回路ｓａ、ｓｂに
データ書込み制御信号ＷＲを与えるさ、両方のＭＯＳト
ランジスタ４ａ、４ｂがオフ状態３．となって端子ｉａ
。

１ｂはそれぞれＬレベルから分離され、また両方のＭＯ
Ｓトランジスタ７　ａ　＊　７　ｂがそれぞれ信号ＷＲ
の期間だけオン状態となって、この後、両端子１ａ、ｌ
ｂは共にＨレベルに設定される。

したがって、この状態では一方の端子１ｂが外り 部回路に対してＨレベルのデータを出力することになる
。また、この状態で他方の端子１ａにデータを入力する
と共に読出し制御信号ＲＤを与えれば、入力バッファ回
路５ａが動作して一子１ａのデータが一方の内部データ
線２ａに取り込まれる◇この時、他方の入力バッファ回
路５ｂも動作するが端子１ｂのデータは影響されない。

なお、上記出力端子として使用される端子１ｂからＬレ
ベルのデータを出力する場合には、最初に内部データ線
２ｂにＨレベルを与えておく代りにＬレベルを与えてお
く。すると信号ＷＲが与えられた後はＭＯＳ）ランジス
タ４ｂがオン状態となって、端子１ｂがＬレベルに設定
される。以下、一方の端子１ａから新たな入力データを
取り込む場合にはデータ読出し制御信号ＲＤを再び与え
、また他方の端子１ｂから新たにデータを出力する場合
にはデータ書込み制御信号ＷＲを再び与えることによっ
て行なう。

ところが、このような回路において、端子１ｂから新た
なデータとしてＨレベルのデータを繰り返して出力する
ような場合には、信号ＷＲの各期間毎にＭＯＳトランジ
スタ７ｂがオン状態となる。第６図はこのような状態の
時に、端子１ｂから流れ出る電流の波形を示したもので
ある。図示するように信号ＷＲの期間毎に大きな電流が
流れ出るために、この回路における消費電流が増加し、
また短期間毎ではあるが外部回路にも大きな電流が流れ
るために、これを回路設計上の配慮が必要である。

この発明は上記のような事情を考慮してなされたもので
あり、その目的とするところは、入出力兼用端子に接続
される外部回路を簡単かつ安全に設計することができる
と共に、不要な消費電流を少なくすることができるデー
タ入出力制御回路を提供することにある。

以下９面を参照してこの発明の一実施例を説明する。第
７図はこの発明に係るデータ入出力制御回路の回路構成
図であり、前記第３図に示す従来回路と対応する箇所に
は同一符号を付してその説明は省略する。この回路では
ＶＣＣ印加点と端子１との間に挿入されているＭＯＳ　
）ランジスタフを、データ書込み制御信号ＷＲ，ラッチ
回路３の出力Ｑ、およびこのラッチ回路の出力Ｑを入力
とし信号ＷＲを同期入力とするもう一つのラッチ回路９
の出力頁が並列的に与えられるアンドゲート１０の出力
で制御するようにしたものである。

このような構成でなる回路において、ム）ま端子１を出
力端子として使用する場合の動作を説明する。まず始め
に端子１からＨレベルのデータを出力するには、前記と
同様に内部データ線２にＨレベルを与え、この後、書込
み制御信号ＷＲを与える。この書込み制御信号ＷＲ力Ｓ
与えられると、ラッチ回路３は内部データ線２の内容、
すなわちＨレベルを記憶し、出力Ｑ　＆！　Ｌレベルと
なる。したがってこの時、ＭＯＳ）ランジスタ４はオフ
状態となる。一方、上記う゛ンチ回路３のもう一つの出
力ＱはＨレベル、また信号ＷＲが与えられているときも
う一つのう゛ンチ回路９はラッチ回路３の以前の出力Ｑ
を記憶するためにその出力頁はＨレベルとなり、した力
Ｓって信号ＷＲの期間にアントゲ−）　１０の入力の論
理が成立して出力ＢはＨレベルとなる。この結果、ＭＯ
Ｓトランジスタ７は信号ＷＲの期間オン状態となり、こ
の後、端子Ｊ４’！Ｈレベル番と設定される。

次ニ再び端子１からＨレベルのデータを出力する場合は
、再び内部データＷ＠２にＨレベルを与え、この後、再
び書込み信号ＷＲを与える。

するとラッチ回路３の出力Ｑ、Ｑは以前と同様にそれぞ
れＨレベル、Ｌレベルとなり、ＭＯＳトランジスタ４は
オフ状態のままである。−プｆ。

ラッチ回路９はラッチ回路３の以前の出力Ｑを記憶する
ため、その出力頁はＨレベルからＬレベルに反転する。

したがってこの時の信号ＷＲの期間ではアントゲ−）　
１０の入力の論理が成立せず、ＭＯＳトランジスタ７は
オンしない。ところが端子１は抵抗６によってＨレベル
に設定されたままである。以下同様に、内部データ線２
にＨレベルのデータが繰り返して与えられている限りで
はＭＯＳ）ランジスタフはオフ状態のままであり、不要
な電流が端子１から流れ出ることはない。

次に繰り返してＨレベルのデータを出力した後に、今度
はＬレベルのデータを出力する場合は、内部データ線２
にＬレベルを与える。すると、信号ＷＲが与えられた後
にラッチ回路３の出力ＱはＨレベルからＬレベルに、も
う一つの出力頁はＬレベルからＨレベルに反転し、今度
はＭＯＳ）ランジスタ４がオン状態となって端子１がＬ
レベルに設定される。

第８図は上記動作に伴なってｖＣＣ印加点〜端子１〜接
地電位点に流れる電流の波形を示すものであり、（−）
−）方向は端子１を介してＶＣＣから流れ出る方向の電
流を、（→方向はＶＣＣから接地電位点に向って流れる
電流をそれぞれ表わしたものである。第８図から明らか
なように繰り返してＨレベルのデータを出力する場合、
（イ）方向に大きな電流が流れるのは最初に端子１でＨ
レベルのデータを設定する時だけであり、才たこれと同
じ電流が流れるのはＬレベルのデータを出カシた後にＨ
レベルのデータを出力する時であるため、不要な消費電
流を従来よりも削減することができる。また外部回路に
大きな電流が流れる機会が減少するため、従来のように
外部回路に十分な電流容量を持たせたり、端子１に直列
に抵抗を挿入する等の回路設計上の配慮をする必要はな
くなり、この結果、外部回路を簡単にかつ安全に設計す
ることができる。

以上駅明したようにこの発明によれば、データ入出力端
子とデータの高論理レベルに相当する第１電位および低
論理レベルに相当する第２電位そわぞわとの間に第１．
第２の各スイッチ素子を挿入し、外部に出力すべきデー
タに応じてこの第１１年２のスイッチ素子を選択的に導
通制御するようなものにおいて、外部に始めて高論理レ
ベルのデータを出力する際および外部に出力すべきデー
タが低論理レベルから高論理レベルに変化する際にのみ
上記８Ｆ１のスイッチ素子を導通制御するように構成し
たことによって、入出力兼用端子に接続される外部回路
を簡単かつ安全に設計することができると共に、不要な
消費電流を少なくすることができるデータ人民力制御回
路を提供することができる。

【図面の簡単な説明】

第１図ないし第３図はそれぞわ従来のデータ入出力制御
回路の構成図、第４図は上記第３図回路の動作を示すタ
イミングチャート、第５図は上記第３図回路を二回路用
いた場合の回路構成図、第６図は上記第５図回路の動作
を示す波形図、第７図はこの発明の一実施例の回路構成
図、第８図は同実施例回路の動作を示す波形図である。 １・・・入出力兼用端子、２・・・内部データ線、３．
９・・・ラッチ回路、４，７・・・ＭＯＳ）ランジスタ
、５・・・入力バッファ回路、６・・・抵抗、１０・・
・アンド（ＡＮＤ　）ゲート。 出願人代理人　弁理士　鈴　江　武　彦第５図 第６図 第７図 第８図

Claims (1)

【特許請求の範囲】
1. データ入出力兼用端子とデータの高論理レベルに相当す
   る第１電位および低論理レベルに相当する第２電位それ
   ぞれとの間に第１．第２の各スイッチ素子を挿入し、外
   部に出力すべきデータに応じてこの第１．第２のスイッ
   チ素子を選択的に導通制御するようなものにおいて、外
   部に始めて高論理レベルのデータを出力する際および外
   部に出力すべきデータが低論理レベルから高論理レベル
   に変化する際にのみ上記第１のスイッチ素子を導通制御
   するように構成したことを特徴とするデータ入出力制御
   回路。