KR960008250Y1 - 제어기기의 데이타 입력/출력 제어회로 - Google Patents

제어기기의 데이타 입력/출력 제어회로 Download PDF

Info

Publication number
KR960008250Y1
KR960008250Y1 KR2019940013897U KR19940013897U KR960008250Y1 KR 960008250 Y1 KR960008250 Y1 KR 960008250Y1 KR 2019940013897 U KR2019940013897 U KR 2019940013897U KR 19940013897 U KR19940013897 U KR 19940013897U KR 960008250 Y1 KR960008250 Y1 KR 960008250Y1
Authority
KR
South Korea
Prior art keywords
output
input
signal
flop
flip
Prior art date
Application number
KR2019940013897U
Other languages
English (en)
Other versions
KR960002759U (ko
Inventor
김상철
김정한
임준석
박충희
Original Assignee
현대중공업 주식회사
김정국
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 현대중공업 주식회사, 김정국 filed Critical 현대중공업 주식회사
Priority to KR2019940013897U priority Critical patent/KR960008250Y1/ko
Publication of KR960002759U publication Critical patent/KR960002759U/ko
Application granted granted Critical
Publication of KR960008250Y1 publication Critical patent/KR960008250Y1/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/10—Program control for peripheral devices
    • G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
    • G06F13/124—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B19/00—Programme-control systems
    • G05B19/02—Programme-control systems electric
    • G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
    • G05B19/042—Programme control other than numerical control, i.e. in sequence controllers or logic controllers using digital processors

Abstract

요약 없음.

Description

제어기기의 데이타 입력/출력 제어회로
제1도는 본 고안의 데이타 입력/출력 제어회로를 보인 상세 회로도.
제2도의 (가)∼(아)는 제1도의 각보의 동작 파형도.
* 도면의 주요부분에 대한 부호의 설명
1 : 디코더2 : 플립플롭
CA0∼CA2: 어드레스 신호J1∼J8: 점프선
/CEN : 출력 인에이블 신호/RW : 입출력 리드/라이트 신호
CAS1, CAS2: 선택신호OR1∼OR4: 오아 게이트
본 고안은 컴퓨터 시스템을 이용한 제어기기에 있어서, 슬롯(slot)에 소정 회로가 구성된 카드를 끼우고 이 끼운 카드를 통해 외부의 기기로부터 센싱신호를 비롯한 각종 동작 데이타를 입력하거나 외부의 기기로 동작 데이타를 출력하는 제어기기의 데이타 입력/출력 제어회로에 관한 것으로 특히 하나의 카드에 서로 별도의 동작을 수행하는 2개의 회로를 구성하여 순차적으로 동작시키는 제어기기의 데이타 입력/출력 제어회로에 관한 것이다.
일반적으로 컴퓨터 시스템을 이용한 제어기기들은 메인보드에 고정된 슬롯에 소정의 카드를 끼우고, 이 카드를 이용하여 외부의 기기로부터 소정의 데이타를 입력하거나 또는 외부의 기기로 소정의 데이타를 출력하고 있다.
그러나 메인 보드에 설치할 수 있는 슬롯의 수는 제한 예를 들면, 12개까지 설치할 수 있고, 이 슬롯의 수에 따라 외부의 기기로부터 데이타를 입력 및 출력하는 것이 제한되는 문제점이 있었다.
그러므로 최근에는 하나의 카드에 서로 별도의 기능을 수행하는 2개의 회로를 구성하고, 이를 어드레스 신호로 구별하여 선택적으로 동작시키면서 소정의 데이타를 입력 및 출력하고 있다.
그러나 하나의 카드에 2개의 회로를 구성하여 이를 어드레스 신호로 구별하는 것을 예를 들면, 어드레스 신호가 4비트라고 가정할 경우에 최대로 16개의 회로만을 슬롯에 끼워 데이타를 입력 및 출력할 수 있을 뿐으로 설치할 수 있는 회로의 수가 16개로 제한됨은 물론 12개의 슬롯중에서 2개의 회로가 구성된 8개의 카드만을 끼울 수 있을 뿐이고, 나머지 4개의 슬롯은 사용하지 못하게 되는 등의 여러가지 문제점이 있었다.
본 고안은 상기와 같은 종래의 제반 문제점들을 해결하기 위하여 안출한 것으로서, 하나의 카드에 서로 별도의 기능을 수행하는 2개의 회로를 구성하고, 어드레스 신호로 카드를 선택함과 아울러 선택된 카드에 구성되어 있는 2개의 회로를 순차적으로 동작시키면서 소정의 데이타를 입력 및 출력하게 함으로써 12개의 슬롯에 최대로 24개의 회로를 설치하여 소정의 데이타를 입력 및 출력하는 제어기기와 데이타 입력/출력 제어회로를 제공하는 데 그 목적이 있는 것으로 이를 첨부된 도면을 참조하여 상세히 설명한다.
제1도는 본 고안의 데이타 입력/출력 제어회로를 보인 상세 회로도로서 이에 도시된 바와 같이, 전원(B+)에 직렬로 접속된 저항(R1) 및 콘덴서(C1)의 접속점을 플립플롭(1)의 입력단자(D)에 접속하고, 플립플롭(1)의 클럭단자(CK)에는 입출력 리드/라이트 신호(/RW)가 인버터((Ⅳ1, Ⅳ2)를 통해 인가되게 접속하여 플립플롭(1)의 출력단자(Q)(/Q)를 인버터(Ⅳ2)의 출력단자와 함께 오아 게이트(OR1)(OR2)의 입력단자에 접속하였다.
그리고 어드레스 신호(CA0∼CA2)가 입력되는 디코더(2)의 출력단자(/Y0∼Y7)를 점프선(J1∼J8)을 각기 통한 후, 저항(R2)에 접속하여 인버터(Ⅳ3)을 다시 통해 상기 플립플롭(1)의 클리어 단자(/CLR)에 접속함과 아울러 상기 오아 게이트(OR1)(OR2)의 출력단자와 함께 오아 게이트(OR3)(OR4)의 입력단자에 접속하여 오아 게이트(OR3)(OR4)의 출력단자에서 선택신호(/CAS1)(/CAS2)가 출력되게 하였다.
상기에서 점프선(J1∼J8)은 어드레스 신호(CA0∼CA2)에 의해 선택될 카드에 따라 사용자가 어느 하나를 선택적으로 접속시키는 것이고, 도면의 설명중 미설명 부호 /CEN은 출력 인에블신호이다.
이와 같이 구성된 본 고안의 데이타 입력/출력 제어회로는 전원(B+)이 인가되면, 인가된 전원(B+)은 저항(R1)을 통해 콘덴서(C1)에 충전되어 플립플롭(1)의 입력단자(D)에 고정위를 인가하게 된다.
이와 같은 상태에서 컴퓨터 본체의 중앙처리장치로부터 어드레스 신호(CA0∼CA2)가 입력되면, 입력된 어드레스 신호(CA0∼CA2)를 디코더(2)가 디코딩 하여 출력단자(/Y0∼Y7)로 출력하게 된다.
여기서, 사용자가 점프선(J1)를 접속시켰다고 가정하고, 디코더(2)가 어드레스 신호(CA0∼CA2)를 디코딩하여 출력단자(/Y0)로 고정위를 출력하고, 출력단자(/Y0) 이외의 다른 출력단자(/Y1) 또는 (/Y2∼Y7)로 저전위를 출력하면, 인버터(Ⅳ3)가 저전위를 출력하여 플립플롭(1)의 클리어 단자(/CLR)에 인가되므로 플립플롭(1)은 클리어되어 출력단자(Q)(/Q)로 제2도의 (다) 및 (라)에 도시된 바와 같이 각기 저전위 및 고전위를 출력하게 되고, 또한 오아 게이트(OR3)(OR4)의 일측입력단자에 고전위가 인가되어 오아 게이트(OR3)(OR4)는 오아 게이트(OR1,OR2)의 출력 신호에 관계없이 모두 고전위를 출력하게 된다.
이와 같은 상태에서 시간(t0)에 디코더(2)가 어드레스 신호(CA0∼CA2)를 디코딩하여 출력단자(/Y0)로 저전위를 출력하면, 출력한 저전위는 점프선(J1)을 통해 제2도의 (가)에 도시된 바와 같이 출력 인에이블 신호(/CEN)로 출력되고, 저전위의 출력 인에이블 신호(/CEN)는 오아 게이트(OR3,OR4)의 일측 입력단자에 인가됨과 아울러 인버터(Ⅳ3)를 통해 고전위로 반전되어 플립플롭(1)의 클리어 단자(/CLR)에 인가되므로 플립플롭(1)의 클리어가 해제된다.
이와 같이 플립플롭(1)의 클리어가 해제된 상태에서 시간(t1)에 중앙처리장치로부터 제2도의 (나)에 도시된 바와 같이 저전위의 입출력 리드/라이트 신호(/RW)가 입력되면, 입력된 저전위의 입출력 리드/라이트 신호(/RW)는 인버터(Ⅳ1, Ⅳ2)를 순차적으로 통해 플립플롭(1)의 클럭단자(CK)에 인가됨과 아울러 오아 게이트(OR1)(OR2)의 일측 입력단자에 인가되고, 오아 게이트(OR1)(OR2)의 타측 입력단자에는 상기한 바와 같이 플립플롭(1)의 출력단자(Q)(/Q)에서 각기 출력되는 저전위 및 고전위가 인가된다.
그러므로 오아 게이트(OR1)(OR2)는 제2도의 (마) 및 (바)에 도시된 바와 같이 각기 저전위 및 고전위를 출력하여 오아 게이트(OR3)(OR4)의 타측 입력단자에 인가되고, 오아 게이트(OR3)(OR4)의 일측 입력단자에는 상기한 바와 같이 저전위의 출력 인에이블 신호(/CEN)이 인가되어 있으므로 오아 게이트(OR3)(OR4)는 제2도의 (사) 및 (아)에 도시된 바와 같이 각기 저전위 및 고전위를 출력하고, 오아 게이트(OR3)가 출력한 저전위는 카드에 구성된 2개의 회로중에서 제1회로의 선택신호(/CAS1)로 출력되어 중아처리장치는 제1회로와 소정의 데이타를 입력 및 출력할 수 있게 된다.
이와 같은 상태에서 시간(t2)에 제2도의 (나)에 도시된 바와 같이 입출력 리드/라이트 신호(/RW)가 고전위로 입력되면, 고전위의 입출력 리드/라이트 신호(/RW)는 인버터(Ⅳ1, Ⅳ2)를 통해 플립플롭(1)의 클럭단자(CK)에 클럭신호로 인가되므로 플립플롭(1)은 제2도의 (다) 및 (라)에 도시된 바와 같이 출력단자(Q)(/Q)로 고전위 및 저전위를 출력하게 되고, 또한 고전위의 입출력 리드/라이트 신호(/RW)에 의해 오아 게이트(OR1)(OR2)가 모두 고전위를 출력하여 오아 게이트(OR3)(OR4)가 모두 고전위를 출력하게 된다.
이와 같은 상태에서 시간(t3)에 중앙처리장치로부터 제2도의 (나)에 도시된 바와 같이 저전위의 입출력 리드/라이트 신호(/RW)가 입력되면, 입력된 저전위의 입출력 리드/라이트 신호(/RW)는 인버터(Ⅳ1, Ⅳ2)를 통해 플립플롭(1)의 클럭단자(CK)에 인가됨과 아울러 오아 게이트(OR1)(OR2)의 일측 입력단자에 인가되고, 오아 게이트(OR1)(OR2)의 타측 입력단자에는 상기한 바와 같이 플립플롭(1)의 출력단자(Q)(/Q)에서 각기 출력되는 고전위 및 저전위가 인가되어 있으므로 오아 게이트(OR1)(OR2)는 제2도의 (마) 및 (바)에 도시된 바와 같이 각기 고전위 및 저전위를 출력하여 오아 게이트(OR3)(OR4)가 제2도의 (사) 및 (아)에 도시된 바와 같이 각기 고전위 및 저전위를 출력하고, 오아 게이트(OR4)가 출력한 저전위는 카드에 구성된 2개의 회로중에서 제2회로의 선택신호(/CAS2)로 출력되어 중앙처리장치는 제2회로와 소정의 데이타를 입력 및 출력할 수 있게 된다.
이와 같은 상태에서 시간(t4)에 입출력 리드/라이트 신호(/RW)가 고전위로 입력되면, 고전위의 입출력 리드/라이트 신호(/RW)는 인버터(Ⅳ1, Ⅳ2)를 통해 플립플롭(1)의 클럭단자(CK)에 클럭신호로 인가되므로 플립플롭(1)은 제2도의 (다) 및 (라)에 도시된 바와 같이 출력단자(Q)(/Q)로 고전위 및 저전위를 출력하게 되고, 또한 고전위의 입출력 리드/라이트 신호(/RW)에 의해 오아 게이트(OR1)(OR2)가 모드 고전위를 출력하여 오아 게이트(OR3)(OR4)가 모두 고전위를 출력하여 초기상태로 복귀하게 된다.
이상에서 상세히 설명한 바와 같이 본 고안은 하나의 카드에 서로 별도의 기능을 수행하는 2개의 회로를 구성하고, 어드레스 신호를 이용하여 카드를 선택함과 아울러 선택된 카드에 구성되어 있는 2개의 회로를 순차적으로 선택함으로써 종래에 비해 보다 많은 회로를 슬롯에 끼워 데이타를 입력 및 출력할 수 있음은 물론 설치되어 있는 슬롯을 낭비함이 없이 모두 사용할 수 있는 효과가 있다.

Claims (1)

  1. 어드레스 신호(CA0∼CA2)를 디코딩하는 디코더(2)와, 상기 디코더(2)의 출력신호중에서 카드에 따라 사용자가 선택한 하나의 신호를 통과시켜 출력 인에이블 신호(/CEN)로 출력하는 점프선(J1∼J8)과, 선택된 어드레스 신호(CA0∼CA2)일 경우에 상기 출력 인에이블 신호(/CEN)에 의해 클리어가 해제되고 입출력 리드/라이트 신호(/RW)에 의해 토글되는 플립플롭(1)과, 상기 출력 인에이블 신호(/CEN), 입출력 리드/라이트 신호(/RW) 및 상기 플립플롭(1)의 출력신호에 따라 카0드의 제1회로 및 제2회로를 선택하는 선택신호(/CAS1)(/CAS2)를 순차적으로 출력하는오아 게이트(OR1∼OR|4)로 구성함을 특징으로 하는 제어기기의 데이타 입력/출력 제어회로.
KR2019940013897U 1994-06-15 1994-06-15 제어기기의 데이타 입력/출력 제어회로 KR960008250Y1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR2019940013897U KR960008250Y1 (ko) 1994-06-15 1994-06-15 제어기기의 데이타 입력/출력 제어회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR2019940013897U KR960008250Y1 (ko) 1994-06-15 1994-06-15 제어기기의 데이타 입력/출력 제어회로

Publications (2)

Publication Number Publication Date
KR960002759U KR960002759U (ko) 1996-01-22
KR960008250Y1 true KR960008250Y1 (ko) 1996-09-25

Family

ID=19385627

Family Applications (1)

Application Number Title Priority Date Filing Date
KR2019940013897U KR960008250Y1 (ko) 1994-06-15 1994-06-15 제어기기의 데이타 입력/출력 제어회로

Country Status (1)

Country Link
KR (1) KR960008250Y1 (ko)

Also Published As

Publication number Publication date
KR960002759U (ko) 1996-01-22

Similar Documents

Publication Publication Date Title
EP0709785B1 (en) Internal state determining apparatus
Voss et al. How to make your own response boxes: A step-by-step guide for the construction of reliable and inexpensive parallel-port response pads from computer mice
US5734841A (en) Circuit for plug/play in peripheral component interconnect bus
KR960008250Y1 (ko) 제어기기의 데이타 입력/출력 제어회로
KR960008323B1 (ko) 병렬 데이타 포트 선택 장치
KR880011656A (ko) 레지스터 회로
US5396611A (en) Microprocessor use in in-circuit emulator having function of discriminating user's space and in-circuit emulator space
KR100375524B1 (ko) Ｒｏｍ 에뮬레이터
US5917769A (en) Method and system rotating data in a memory array device
MY127438A (en) Electronic device, unit using the same, and system.
KR920002750Y1 (ko) 부-트 디스크 드라이버 선택회로
EP0544370A2 (en) Circuit structure having distributed registers with self-timed reading and writing operations
KR20010063912A (ko) 마스터 및 슬레이브 기능 변환장치
KR200334309Y1 (ko) 패러렐 포트를 이용한 버스 신호 발생 장치
KR950009872Y1 (ko) 피엘씨(plc)의 데이타 출력 회로
KR960008245Y1 (ko) 칩선택신호가 없는 칩을 디스에이블시키는 회로
KR930006379B1 (ko) 퍼스널 컴퓨터에서의 어드레스 변경회로
KR950007107B1 (ko) 별도의 마이크로프로세서를 포함하는 컴퓨터장치
KR940008120Y1 (ko) 디스플레이용 메모리 제어회로
KR0135865B1 (ko) 입출력 인터페이스장치
US20030088396A1 (en) Apparatus in an ICE system
KR970076838A (ko) 반도체 메모리 장치
JPH0564361B2 (ko)
JPH09311849A (ja) ワンチップマイクロコンピュータ
JPH05250079A (ja) 入出力ポート

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
REGI Registration of establishment
FPAY Annual fee payment

Payment date: 20010919

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee