JPH0451915B2 - - Google Patents
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- Publication number
- JPH0451915B2 JPH0451915B2 JP60134772A JP13477285A JPH0451915B2 JP H0451915 B2 JPH0451915 B2 JP H0451915B2 JP 60134772 A JP60134772 A JP 60134772A JP 13477285 A JP13477285 A JP 13477285A JP H0451915 B2 JPH0451915 B2 JP H0451915B2
- Authority
- JP
- Japan
- Prior art keywords
- fifo
- signal
- read
- timer
- fifo read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000001514 detection method Methods 0.000 claims description 2
- 230000004044 response Effects 0.000 claims 2
- 238000000034 method Methods 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Landscapes
- Information Transfer Systems (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は計算機内部のフアスト・イン・フアー
スト・アウト（FIFO）メモリの読み出し回路に
関する。
スト・アウト（FIFO）メモリの読み出し回路に
関する。
従来、FIFOメモリからデータを読み出す場合、
CPUはFIFOメモリの読み出し端、すなわち
FIFOメモリの最上段に読み出しデータがあるか
否かをあらかじめチエツクし、読み出しデータが
有する時のみFIFOメモリに対して読み出し動作
を実行していた。
CPUはFIFOメモリの読み出し端、すなわち
FIFOメモリの最上段に読み出しデータがあるか
否かをあらかじめチエツクし、読み出しデータが
有する時のみFIFOメモリに対して読み出し動作
を実行していた。
第２図はこのような場合の計算機動作のフロー
チヤートを示す。この場合、計算機はFIFOメモ
リの読み出し動作としてFIFOメモリの最上段に
データがあるか否かを示すフラグの内容を読み出
した後、フラグのチエツク、およびFIFOメモリ
からのデータの読み出しと、少なくとも３段階の
ステツプを経る必要があつた。このためこの
FIFOメモリの読み出し動作に対しては少なくと
も３ステツプ以上の命令を必要とした。
チヤートを示す。この場合、計算機はFIFOメモ
リの読み出し動作としてFIFOメモリの最上段に
データがあるか否かを示すフラグの内容を読み出
した後、フラグのチエツク、およびFIFOメモリ
からのデータの読み出しと、少なくとも３段階の
ステツプを経る必要があつた。このためこの
FIFOメモリの読み出し動作に対しては少なくと
も３ステツプ以上の命令を必要とした。
これに対して、フラグ内容の読み出し、チエツ
クおよびFIFOメモリからのデータの読み出しを
１ステツプで行うFIFO読み出し専用命令をもた
せたプロセツサもある。これは第２図で示すフロ
ーチヤートと同じ動作をマイクロプログラムで実
行し、ユーザーからみた場合には１つの命令の如
くみせるだけのものであり、単に命令として１つ
だけでよいという他は本質的には第２図の３ステ
ツプの実行過程が必要で、その動作は全く同一で
ある。
クおよびFIFOメモリからのデータの読み出しを
１ステツプで行うFIFO読み出し専用命令をもた
せたプロセツサもある。これは第２図で示すフロ
ーチヤートと同じ動作をマイクロプログラムで実
行し、ユーザーからみた場合には１つの命令の如
くみせるだけのものであり、単に命令として１つ
だけでよいという他は本質的には第２図の３ステ
ツプの実行過程が必要で、その動作は全く同一で
ある。
このように専用命令になると実行スピードが向
上し、ユーザーのプログラム記述も１ステツプと
なる利点があるが、反面命令の実行が永久に終了
しないという欠点がある。すなわちかかる専用命
令の実行はFIFOメモリの読み出し端にデータが
あることを示すフラグがアクテイブにならない場
合には永久に終了しない命令となる。従来の３命
令以上でFIFO読み出しを行つている場合には、
このような問題に対してフラグのチエツクの回数
をプログラムでカウントし、一定回数以上になる
とFIFO読み出しを中止することができたが、専
用命令ではこのような回数のカウントはできない
ので、上記欠点は大きな問題である。
上し、ユーザーのプログラム記述も１ステツプと
なる利点があるが、反面命令の実行が永久に終了
しないという欠点がある。すなわちかかる専用命
令の実行はFIFOメモリの読み出し端にデータが
あることを示すフラグがアクテイブにならない場
合には永久に終了しない命令となる。従来の３命
令以上でFIFO読み出しを行つている場合には、
このような問題に対してフラグのチエツクの回数
をプログラムでカウントし、一定回数以上になる
とFIFO読み出しを中止することができたが、専
用命令ではこのような回数のカウントはできない
ので、上記欠点は大きな問題である。
本発明においてはFIFOメモリの読み出し端に
読み出しデータがあることを示すフラグを有する
読み出し回路において、あらかじめ定められた一
定時間の時間経過を検出するタイマーを設け、前
記フラグの状態にかかわらず、FIFO読み出しを
開始し、前記フラグの状態か又は前記タイマーの
あらかじめ定められた時間経過検出によりFIFO
読み出しを終了するか否かを判断することによ
に、高速でかつ永久に読み出しが終了しないとい
う誤動作のないFIFO読み出し回路を提供するも
のである。さらにタイマーによるあらかじめ定め
られた時間経過検出によるFIFO読み出し終了の
情報を記憶する手段を設ければより効果的であ
る。
読み出しデータがあることを示すフラグを有する
読み出し回路において、あらかじめ定められた一
定時間の時間経過を検出するタイマーを設け、前
記フラグの状態にかかわらず、FIFO読み出しを
開始し、前記フラグの状態か又は前記タイマーの
あらかじめ定められた時間経過検出によりFIFO
読み出しを終了するか否かを判断することによ
に、高速でかつ永久に読み出しが終了しないとい
う誤動作のないFIFO読み出し回路を提供するも
のである。さらにタイマーによるあらかじめ定め
られた時間経過検出によるFIFO読み出し終了の
情報を記憶する手段を設ければより効果的であ
る。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示している。第１
図において１はFIFOメモリの読み出しレデイ信
号であり、この信号（フラグの出力）が“１”で
ある場合FIFOメモリの出力端に読み出しデータ
が有ることを示し、“０”の時読み出しデータが
無いことを示す。２はOR演算器でありFIFO読
み出しレデイ信号１か又はタイマー・タイム・ア
ウト信号６が“１”の場合に、“１”をFIFO読み
出し指示信号７として出力することでFIFOメモ
リからデータを読み出す。３はタイマーであり、
４のタイマー・イネーブル信号が“１”の時はイ
マー・カウント・クロツク５のカウントを行う。
又タイマー・イネーブル信号が“０”の時はカウ
ント値をクリアーする。タイマー３のカウント値
が予じめ定められた一定値に対するとタイマー・
タイム・アウト信号信号６を“１”とし、FIFO
メモリからデータを読み出す。タイマー・タイ
ム・アウト信号６は通常は０である。
図において１はFIFOメモリの読み出しレデイ信
号であり、この信号（フラグの出力）が“１”で
ある場合FIFOメモリの出力端に読み出しデータ
が有ることを示し、“０”の時読み出しデータが
無いことを示す。２はOR演算器でありFIFO読
み出しレデイ信号１か又はタイマー・タイム・ア
ウト信号６が“１”の場合に、“１”をFIFO読み
出し指示信号７として出力することでFIFOメモ
リからデータを読み出す。３はタイマーであり、
４のタイマー・イネーブル信号が“１”の時はイ
マー・カウント・クロツク５のカウントを行う。
又タイマー・イネーブル信号が“０”の時はカウ
ント値をクリアーする。タイマー３のカウント値
が予じめ定められた一定値に対するとタイマー・
タイム・アウト信号信号６を“１”とし、FIFO
メモリからデータを読み出す。タイマー・タイ
ム・アウト信号６は通常は０である。
OR演算器２の出力であるFIFO読み出し指示
信号７はFIFO読み出しレデイ信号１かタイマ
ー・タイム・アウト信号６が“１”の時“１”と
なり、FIFO読み出し制御回路８を起動する。
FIFO読み出し制御回路８はFIFO読み出し指示信
号７が“１”の時、FIFO読み出し信号９を“１”
としてFIFO読み出しを実行する。FIFO読み出し
ウエイト信号１３はFIFO読み出しスタート信号
１４が“１”の時“１”となり、CPUをウエイ
ト状態にし、FIFO読み出し指示信号７が“１”
の時“０”となり、CPUのウエイト状態を解除
する。セツト・リセツト・フリツプ・フロツプ１
０はタイマー・タイム・アウト信号６が“１”の
時FIFOリードエラー信号１２を“１”とし、
FIFOリード・エラー・リセツト信号１１が“１”
になることでCPUに送られるFIFOリード・エラ
ー信号１２を“０”とする。
信号７はFIFO読み出しレデイ信号１かタイマ
ー・タイム・アウト信号６が“１”の時“１”と
なり、FIFO読み出し制御回路８を起動する。
FIFO読み出し制御回路８はFIFO読み出し指示信
号７が“１”の時、FIFO読み出し信号９を“１”
としてFIFO読み出しを実行する。FIFO読み出し
ウエイト信号１３はFIFO読み出しスタート信号
１４が“１”の時“１”となり、CPUをウエイ
ト状態にし、FIFO読み出し指示信号７が“１”
の時“０”となり、CPUのウエイト状態を解除
する。セツト・リセツト・フリツプ・フロツプ１
０はタイマー・タイム・アウト信号６が“１”の
時FIFOリードエラー信号１２を“１”とし、
FIFOリード・エラー・リセツト信号１１が“１”
になることでCPUに送られるFIFOリード・エラ
ー信号１２を“０”とする。
以上のような回路においてFIFO読み出し専用
命令を実行した場合、まずFIFO読み出しスター
ト信号１４が“１”となりFIFO読み出しウエイ
ト信号１３が“１”となる。このFIFO読み出し
ウエイト信号１３が“１”の時はFIFO読み出し
専用命令でCPUをウエイト状態にする。FIFO読
み出し専用命令が実行されると同時にタイマー・
イネーブル信号４が“１”となり、タイマー３の
カウントがスタートする。FIFO読み出し制御回
路８は２つの要因によりFIFOの読み出しが行な
われる。１つはFIFO読み出しレデイ信号（フラ
グ）１が１となつた場合であり、これは正常読み
出しである。他の１つはタイマ３のタイムアウト
信号６が“１”となつた場合であり、このFIFO
読み出し専用命令が起動された後、一定時刻経過
後もFIFO読み出しレデイ信号１が“１”になら
なかつた場合であり、異常終了に相当する。従来
はこれがないためデツドロツク状態になつてい
た。セツト・リセツト・フリツプフロツプ１０は
FIFO読み出し専用命令の実行前にFIFOリード・
エラー・リセツト信号１１を“１”にすることに
より“０”にリセツトされる。その後FIFO読み
出し専用命令実行中にタイマー３のタイム・アウ
ト信号が“１”になると“１”にセツトされる。
すなわち、FIFOリード・エラー信号はFIFO読み
出し専用命令実行中にタイマー３による命令の強
制終了があつたか否かの情報を保存することに使
用される。これにより、タイマー３により読み出
されたデータはエラーとしてCPUに通知される。
命令を実行した場合、まずFIFO読み出しスター
ト信号１４が“１”となりFIFO読み出しウエイ
ト信号１３が“１”となる。このFIFO読み出し
ウエイト信号１３が“１”の時はFIFO読み出し
専用命令でCPUをウエイト状態にする。FIFO読
み出し専用命令が実行されると同時にタイマー・
イネーブル信号４が“１”となり、タイマー３の
カウントがスタートする。FIFO読み出し制御回
路８は２つの要因によりFIFOの読み出しが行な
われる。１つはFIFO読み出しレデイ信号（フラ
グ）１が１となつた場合であり、これは正常読み
出しである。他の１つはタイマ３のタイムアウト
信号６が“１”となつた場合であり、このFIFO
読み出し専用命令が起動された後、一定時刻経過
後もFIFO読み出しレデイ信号１が“１”になら
なかつた場合であり、異常終了に相当する。従来
はこれがないためデツドロツク状態になつてい
た。セツト・リセツト・フリツプフロツプ１０は
FIFO読み出し専用命令の実行前にFIFOリード・
エラー・リセツト信号１１を“１”にすることに
より“０”にリセツトされる。その後FIFO読み
出し専用命令実行中にタイマー３のタイム・アウ
ト信号が“１”になると“１”にセツトされる。
すなわち、FIFOリード・エラー信号はFIFO読み
出し専用命令実行中にタイマー３による命令の強
制終了があつたか否かの情報を保存することに使
用される。これにより、タイマー３により読み出
されたデータはエラーとしてCPUに通知される。
以上説明したように本発明は、FIFOの出力端
にデータが永久に現れない事態における命令のデ
ツドロツク状態を解消することができる。さらに
タイマーによるFIFO読み出し命令の強制終了は
FIFO読み出し専用命令実行後リードエラー信号
１２をチエツクするという形で確認できる。
にデータが永久に現れない事態における命令のデ
ツドロツク状態を解消することができる。さらに
タイマーによるFIFO読み出し命令の強制終了は
FIFO読み出し専用命令実行後リードエラー信号
１２をチエツクするという形で確認できる。
第１図は本発明の一実施例のFIFOメモリの読
み出し回路図である。 １…FIFO読み出しレデイ信号、２…OR演算
器、３…タイマー、４…タイマー・イネーブル信
号、５…タイマー・カウント・クロツク、６…タ
イマー・タイム・アウト信号、７…FIFO読み出
し指示信号、８…FIFO読み出し制御回路、９…
FIFO読み出し信号、１０…セツト・リセツト・
フリツプ・フロツプ、１１…FIFOリードエラー
リセツト信号、１２…FIFOリードエラー信号、
１３…FIFO読み出しウエイト信号、１４…FIFO
読み出しスタート信号。第２図は従来の読み出し
方式のフローチヤートである。
み出し回路図である。 １…FIFO読み出しレデイ信号、２…OR演算
器、３…タイマー、４…タイマー・イネーブル信
号、５…タイマー・カウント・クロツク、６…タ
イマー・タイム・アウト信号、７…FIFO読み出
し指示信号、８…FIFO読み出し制御回路、９…
FIFO読み出し信号、１０…セツト・リセツト・
フリツプ・フロツプ、１１…FIFOリードエラー
リセツト信号、１２…FIFOリードエラー信号、
１３…FIFO読み出しウエイト信号、１４…FIFO
読み出しスタート信号。第２図は従来の読み出し
方式のフローチヤートである。
Claims (1)
- １ データの有無を示すフラグを有するFIFOメ
モリと、FIFO読み出し命令の実行に応答して予
め定められた時間を計数し、計数終了後信号を出
力するタイマーと、前記フラグがデータ有を示す
場合あるいは前記タイマーが前記信号を出力した
場合の何れかによつて前記FIFOメモリからデー
タの読み出しを開始する制御回路と、前記タイマ
ーからの前記信号により前記FIFOメモリから読
み出されたデータに対してFIFOリードエラー信
号を出力するリードエラー検出回路とを有するこ
とを特徴とするFIFOメモリの読み出し回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60134772A JPS61294680A (ja) | 1985-06-20 | 1985-06-20 | Ｆｉｆｏメモリの読み出し回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60134772A JPS61294680A (ja) | 1985-06-20 | 1985-06-20 | Ｆｉｆｏメモリの読み出し回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61294680A JPS61294680A (ja) | 1986-12-25 |
| JPH0451915B2 true JPH0451915B2 (ja) | 1992-08-20 |
Family
ID=15136203
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60134772A Granted JPS61294680A (ja) | 1985-06-20 | 1985-06-20 | Ｆｉｆｏメモリの読み出し回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61294680A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54529A (en) * | 1977-06-02 | 1979-01-05 | Yamatake Honeywell Co Ltd | Timeout interface unit |
| JPS6045837A (ja) * | 1983-08-23 | 1985-03-12 | Yamatake Honeywell Co Ltd | デ−タ転送回路 |
-
1985
- 1985-06-20 JP JP60134772A patent/JPS61294680A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54529A (en) * | 1977-06-02 | 1979-01-05 | Yamatake Honeywell Co Ltd | Timeout interface unit |
| JPS6045837A (ja) * | 1983-08-23 | 1985-03-12 | Yamatake Honeywell Co Ltd | デ−タ転送回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61294680A (ja) | 1986-12-25 |
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