JPS5868150A - インタ−フエイス装置 - Google Patents
インタ−フエイス装置Info
- Publication number
- JPS5868150A JPS5868150A JP56166931A JP16693181A JPS5868150A JP S5868150 A JPS5868150 A JP S5868150A JP 56166931 A JP56166931 A JP 56166931A JP 16693181 A JP16693181 A JP 16693181A JP S5868150 A JPS5868150 A JP S5868150A
- Authority
- JP
- Japan
- Prior art keywords
- data
- register
- transmission
- address
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
- G06F13/4217—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus with synchronous protocol
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Small-Scale Networks (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はインターフェイス装置に関し、特に中央処理装
置と端末装置間の通信の如く、非同期シリアル伝送方式
により文字単位の通信を行う際に好適なインターフェイ
ス装置に門する。
置と端末装置間の通信の如く、非同期シリアル伝送方式
により文字単位の通信を行う際に好適なインターフェイ
ス装置に門する。
上述の如き、文字単位の通信を行うに好適なシリアル・
データ伝送方式としては、本出願人が先に特願昭５４−
２６４４４号により提案した方式かある。 この方式は
、１文字分のデータの前後がスタートビットとストップ
ビットで区切られ、かつ該データの前に局識別のための
アドレスを付加して伝送する非同期シリアル伝送方式に
おいて、前記アドレスとデータとの間には１個のストッ
プピッＦのみを置くようにして他と区別可能としたもの
である。
データ伝送方式としては、本出願人が先に特願昭５４−
２６４４４号により提案した方式かある。 この方式は
、１文字分のデータの前後がスタートビットとストップ
ビットで区切られ、かつ該データの前に局識別のための
アドレスを付加して伝送する非同期シリアル伝送方式に
おいて、前記アドレスとデータとの間には１個のストッ
プピッＦのみを置くようにして他と区別可能としたもの
である。
第１図はこれを具体的に示した図で、前後にスタートビ
ットＳＴとストップビットＳ’ｌ’Ｐとを有するデータ
Ｄｎ の前にアドレスＡ０ を付加する場合に、該
アドレス観 には１個のストップビット８ＴＰのみを付
しており、データＤ と次のデータＤ１１１＋、との間
、前のデータＤｎ−１とデータＤｎとの間にはそれぞれ
２個以上のストップビットを克・ 付してこれを区別可能にしている。
ットＳＴとストップビットＳ’ｌ’Ｐとを有するデータ
Ｄｎ の前にアドレスＡ０ を付加する場合に、該
アドレス観 には１個のストップビット８ＴＰのみを付
しており、データＤ と次のデータＤ１１１＋、との間
、前のデータＤｎ−１とデータＤｎとの間にはそれぞれ
２個以上のストップビットを克・ 付してこれを区別可能にしている。
ろ
ととわで、例えば第２図に星す如き従来のインターフェ
イス装置１０は、中央処理装置（以下［０ＰＵＪという
）２０がバス２１を介して前記アドレスを通信レジスタ
（ＴＲＩ）１１にセットすると、該レジスタ１１にセッ
トされたアドレスは送信クロックＣＬＫにより通信レジ
スタ（Ｔ ’Ｒ２）１２へ速やかに移され、ここで、ス
タートビットＳＴ、ストップビットＳＴＰおよびパリテ
ィピッ）ＰＡが付加された後、送信クロックＯＬＫによ
りシリアルライン人に送出されるものであった。
イス装置１０は、中央処理装置（以下［０ＰＵＪという
）２０がバス２１を介して前記アドレスを通信レジスタ
（ＴＲＩ）１１にセットすると、該レジスタ１１にセッ
トされたアドレスは送信クロックＣＬＫにより通信レジ
スタ（Ｔ ’Ｒ２）１２へ速やかに移され、ここで、ス
タートビットＳＴ、ストップビットＳＴＰおよびパリテ
ィピッ）ＰＡが付加された後、送信クロックＯＬＫによ
りシリアルライン人に送出されるものであった。
従って、上記アドレス送出が終了する直前（ストップピ
ッ）ＳＴＰ送出終了直前）までに次に送出すべきデータ
をレジスタ１１にセットしないと、次のデータのスター
トビット８Ｔ送出開始までの間が１ストツプビツト長よ
り長くなってしまう。
ッ）ＳＴＰ送出終了直前）までに次に送出すべきデータ
をレジスタ１１にセットしないと、次のデータのスター
トビット８Ｔ送出開始までの間が１ストツプビツト長よ
り長くなってしまう。
すなわち、従来のインターフェイス装置においては、ア
ドレス・セットからデータ・セットまでの間に時間的制
約があり、この時間を越えるような他のプログラムを割
り込ませることができないという問題があった。 また
、主記憶装ｖ（ＭＥＲ４）２２と磁気ディスク装置２３
等の補助記憶装置との間で行われるＤｘ＋Ａ（ダイレク
ト・メモリ・アクセス）転送もパス２１を専有するので
、この間０ＰＵ２０はデータをセットすることが不可能
となるため、アドレス送出時間以上のＤＭＡが許されな
いという問題もあった。
ドレス・セットからデータ・セットまでの間に時間的制
約があり、この時間を越えるような他のプログラムを割
り込ませることができないという問題があった。 また
、主記憶装ｖ（ＭＥＲ４）２２と磁気ディスク装置２３
等の補助記憶装置との間で行われるＤｘ＋Ａ（ダイレク
ト・メモリ・アクセス）転送もパス２１を専有するので
、この間０ＰＵ２０はデータをセットすることが不可能
となるため、アドレス送出時間以上のＤＭＡが許されな
いという問題もあった。
本発明は上記事情に鑑みてなされたもので、その目的と
するところは、従来のインターフェイス装置の上述の如
き問題を解消し、第１図に示した如く、常にアドレスと
データとの２バイトを１ピツトのストップビットにより
連続して、バック（第１図］１参照）として、送出する
ようにしたインターフェイス装置を提供することにある
。
するところは、従来のインターフェイス装置の上述の如
き問題を解消し、第１図に示した如く、常にアドレスと
データとの２バイトを１ピツトのストップビットにより
連続して、バック（第１図］１参照）として、送出する
ようにしたインターフェイス装置を提供することにある
。
本発明の上記目的は、ＣＰＵから端末装置へ非同期シリ
アル伝送方式により端末アドレスと送信データとの各１
文字分を連続して送出するインターフェイス装置におい
て、ＣＰＵからの命令によりセットあるいはリセットさ
れる制御回路を設けて、該制御回路によって送信クロッ
クを制御することにより、前記端末アドレスおよび送信
データの送出開始をｌＷｊ止あるいは有効とする如く制
御することを特徴とするインターフェイス装置によって
達成される。
アル伝送方式により端末アドレスと送信データとの各１
文字分を連続して送出するインターフェイス装置におい
て、ＣＰＵからの命令によりセットあるいはリセットさ
れる制御回路を設けて、該制御回路によって送信クロッ
クを制御することにより、前記端末アドレスおよび送信
データの送出開始をｌＷｊ止あるいは有効とする如く制
御することを特徴とするインターフェイス装置によって
達成される。
以下、本発明の実施例を図面に基づいて詳細に説明する
。
。
第３菌は本発明の一実施例であるインターフェイス装置
の接続構成を示すブロック図である。
の接続構成を示すブロック図である。
第３図においては、第２図に示したと同じ構成要素は同
じ符号で示しである。 また、１０人はインターフェイ
ス装置を示し、１３Ｉ″！、フリップ・７０ツブ、１４
．１５はＮＡＮＤゲート、１６はＡＮＤゲートを示して
いる。
じ符号で示しである。 また、１０人はインターフェイ
ス装置を示し、１３Ｉ″！、フリップ・７０ツブ、１４
．１５はＮＡＮＤゲート、１６はＡＮＤゲートを示して
いる。
本実施例装置においては、ＣＰＵはアドレス・セットに
先立って、フリップ・７０ツブ１３を命令によりセット
する。 フリップ・フロップ１３がセットされると、Ｎ
ＡＮＤゲート１４への該７リツブ・７０ツブ１３からの
入力はり。Ｗ、！：なるが、いまだ送信は開始されてい
ないので、通信レジスタ （ＴＲ２）１２の出力はＪ（
ｊ４ｈ であるから、ＮＡＮＤゲート１４の出力はＨ
ｌｇｈ とな怜、送信クロック（ＣＬＫ）はＡＮＤゲ
ート１６を通ってレジスタ１２に与えられる。この状態
で、アドレスがレジスタ（ＴＲＩ）１１にセットされる
と、送信クロックによってレジスタ１２にセットされる
。
先立って、フリップ・７０ツブ１３を命令によりセット
する。 フリップ・フロップ１３がセットされると、Ｎ
ＡＮＤゲート１４への該７リツブ・７０ツブ１３からの
入力はり。Ｗ、！：なるが、いまだ送信は開始されてい
ないので、通信レジスタ （ＴＲ２）１２の出力はＪ（
ｊ４ｈ であるから、ＮＡＮＤゲート１４の出力はＨ
ｌｇｈ とな怜、送信クロック（ＣＬＫ）はＡＮＤゲ
ート１６を通ってレジスタ１２に与えられる。この状態
で、アドレスがレジスタ（ＴＲＩ）１１にセットされる
と、送信クロックによってレジスタ１２にセットされる
。
しかし、７リツブ・フロップ１３がセットされているた
め、ＮＡＮＤゲート１５で阻止され、シリアルラインＡ
には送出されない。また、レジスタ１２からスタートビ
ットの頭が出力されると、ＮＡＮＤゲート１４が成立し
送信クロックを阻止する。従って、レジスタ１２の出力
はこの時点で止められてしまい、この状態が保持される
。
め、ＮＡＮＤゲート１５で阻止され、シリアルラインＡ
には送出されない。また、レジスタ１２からスタートビ
ットの頭が出力されると、ＮＡＮＤゲート１４が成立し
送信クロックを阻止する。従って、レジスタ１２の出力
はこの時点で止められてしまい、この状態が保持される
。
その後、いかなく時間の経過後でも良いが、レジスタ１
１にデータをセットした後、ＣＰＵけ７リツブ・７０ツ
ブ１３を命令によりリセットする。
１にデータをセットした後、ＣＰＵけ７リツブ・７０ツ
ブ１３を命令によりリセットする。
この時点では、前述の如く、アドレスはレジスタ１２に
保持されている。フリップ・７０ツブ１３がリセットさ
れると、ＮＡＮＤゲート１４は不成立に、ＮＡＮＤゲー
ト１５は成立して送信が開始される。 通常非同期伝送
方式では１ビット当り１６〜６４クロック分の伝送時間
を要するので、先にアドレスのスタートビットの頭を送
出した１クロツクは問題とならない。 フリップ・フリ
ップ１３のリセットと送信クロックのタイミングを考慮
スれば、ロス・クロック・タイムなしの送信も可能であ
る。
保持されている。フリップ・７０ツブ１３がリセットさ
れると、ＮＡＮＤゲート１４は不成立に、ＮＡＮＤゲー
ト１５は成立して送信が開始される。 通常非同期伝送
方式では１ビット当り１６〜６４クロック分の伝送時間
を要するので、先にアドレスのスタートビットの頭を送
出した１クロツクは問題とならない。 フリップ・フリ
ップ１３のリセットと送信クロックのタイミングを考慮
スれば、ロス・クロック・タイムなしの送信も可能であ
る。
＠４図は上記動作を示すタイミング・チャートであり、
■はフリップ・フロップ（図中にはｒＦ／Ｉ’Ｊと示し
ている）セット命令を、０けアドレス・セットを、■は
データ・セットをそして■はフリップ・７０ツブ・リセ
ット命令をそれぞれ示している。１だ、レジスタ（Ｔ１
ｔ２）１２の出力欄のＳＴけストップビットを、（１）
、（２１Ｕその第１クロック分、第２クロック分を示し
ている。 出力Ａｗの（］、） 、Ω）も同様である。
■はフリップ・フロップ（図中にはｒＦ／Ｉ’Ｊと示し
ている）セット命令を、０けアドレス・セットを、■は
データ・セットをそして■はフリップ・７０ツブ・リセ
ット命令をそれぞれ示している。１だ、レジスタ（Ｔ１
ｔ２）１２の出力欄のＳＴけストップビットを、（１）
、（２１Ｕその第１クロック分、第２クロック分を示し
ている。 出力Ａｗの（］、） 、Ω）も同様である。
第５図はＣＰＵのフローチャートであり、従来と異なり
、アドレス・セットとデータ・セットの間の時間的制約
がないので、この間に他の割込処理または］） Ｍ Ａ
によるホールド状態をはさんでも問題がないことを示し
ている。
、アドレス・セットとデータ・セットの間の時間的制約
がないので、この間に他の割込処理または］） Ｍ Ａ
によるホールド状態をはさんでも問題がないことを示し
ている。
送信クロックを？ｔｄ制御するための制御回路は上記実
施例に示したフリップ・フロップに限らス、同様の素子
または回路を利用することができることは言うまでもな
い。
施例に示したフリップ・フロップに限らス、同様の素子
または回路を利用することができることは言うまでもな
い。
以上述べた如く、本発明によれば、ＣＰＵから端末装置
へ非同期シリアル伝送方式によりアドレスとデータとの
各１文字分を連続して送出するインターフェイス装ｒに
おいて、ＣＰＵからの命令によりセットあるいはリセッ
トされる制御回路を設けて、該制御回路によって送信ク
ロックを制御することにより、前記端末アドレスおよび
送信データの送出開始を阻止あるいは有効とする如く制
御するようにしたので、アドレス・セットからデータ・
セットまでの間の時間的制約をなくシ、フログラム処理
にかかわらず、常に１ビツトのストップビットにより連
続してアドレスとデータとを送出することが可能となり
、アドレスとデータをバックにして端末装置に送出する
ことか可能なインターフェイス装置を実現できるという
顕著な効果を奏するものである。
へ非同期シリアル伝送方式によりアドレスとデータとの
各１文字分を連続して送出するインターフェイス装ｒに
おいて、ＣＰＵからの命令によりセットあるいはリセッ
トされる制御回路を設けて、該制御回路によって送信ク
ロックを制御することにより、前記端末アドレスおよび
送信データの送出開始を阻止あるいは有効とする如く制
御するようにしたので、アドレス・セットからデータ・
セットまでの間の時間的制約をなくシ、フログラム処理
にかかわらず、常に１ビツトのストップビットにより連
続してアドレスとデータとを送出することが可能となり
、アドレスとデータをバックにして端末装置に送出する
ことか可能なインターフェイス装置を実現できるという
顕著な効果を奏するものである。
また、本発明のインターフェイス装置は、従来の非同期
伝送方式のインターフェイス回路に若干の構成要素を付
加するのみで実現可能であり、経済的にも大きな効果を
有するものである。更に、端末指示を行うことも可能で
あり、従来１台の端末装置しか接続できなかったものに
、複数台の端末装置を接続することが可能となるという
効果もある。
伝送方式のインターフェイス回路に若干の構成要素を付
加するのみで実現可能であり、経済的にも大きな効果を
有するものである。更に、端末指示を行うことも可能で
あり、従来１台の端末装置しか接続できなかったものに
、複数台の端末装置を接続することが可能となるという
効果もある。
＠１図は本発明のインターフェイス装置により伝送され
るデータ形式を示す図、第２図は従来のインターフェイ
ス装置を示すブロック図、第３図は本発明の一実施例を
示すブロック図、第４図は実施例装置の動作を示すタイ
ミング・チャート、第５図はＣＰＵのフローチャートで
ある。 １０、ＩＯＡ：インターフェイス装着、１１．１２二通
信レジスタ、１３ニアリツプ・７０ツブ、１４．１５
： ＮＡＮＤゲー）、１６：ＡＮＤゲー）、２０ ：
ＣＰＵ、２１ ：バス、２２ 、２３ ：記憶装置ｆｆ
、ＳＴニスタートビット、Ｓ’Ｉ’Ｐニストップビット
、Ａｎニアドレス、Ｄｌ］：データ、Ｄ二パック、Ａ：
出力。 （９） 第２図 ２０ 第３図 ０
るデータ形式を示す図、第２図は従来のインターフェイ
ス装置を示すブロック図、第３図は本発明の一実施例を
示すブロック図、第４図は実施例装置の動作を示すタイ
ミング・チャート、第５図はＣＰＵのフローチャートで
ある。 １０、ＩＯＡ：インターフェイス装着、１１．１２二通
信レジスタ、１３ニアリツプ・７０ツブ、１４．１５
： ＮＡＮＤゲー）、１６：ＡＮＤゲー）、２０ ：
ＣＰＵ、２１ ：バス、２２ 、２３ ：記憶装置ｆｆ
、ＳＴニスタートビット、Ｓ’Ｉ’Ｐニストップビット
、Ａｎニアドレス、Ｄｌ］：データ、Ｄ二パック、Ａ：
出力。 （９） 第２図 ２０ 第３図 ０
Claims (1)
- 中央処理装置から端末装貯−・非同期シリアル伝送方式
により端末アドレスと送信データとの各１文字分を連続
して送出するインターフェイス装置において、前記中央
処理装置ｎからの命令によりセットあるいはリセットさ
れる制御回路を設けて、該制御回路によって送信クロッ
クを制御することによ沙、前記端末アドレスおよび送信
データの送出開始を阻止あるいけ有効とする如く制御す
ることを特徴とするインターフェイス装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56166931A JPS5868150A (ja) | 1981-10-19 | 1981-10-19 | インタ−フエイス装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56166931A JPS5868150A (ja) | 1981-10-19 | 1981-10-19 | インタ−フエイス装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5868150A true JPS5868150A (ja) | 1983-04-22 |
| JPS6153750B2 JPS6153750B2 (ja) | 1986-11-19 |
Family
ID=15840308
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56166931A Granted JPS5868150A (ja) | 1981-10-19 | 1981-10-19 | インタ−フエイス装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5868150A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5318929A (en) * | 1976-08-05 | 1978-02-21 | Mitsubishi Electric Corp | Data transmission unit |
-
1981
- 1981-10-19 JP JP56166931A patent/JPS5868150A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5318929A (en) * | 1976-08-05 | 1978-02-21 | Mitsubishi Electric Corp | Data transmission unit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6153750B2 (ja) | 1986-11-19 |
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