JPS6153750B2 - - Google Patents
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- Publication number
- JPS6153750B2 JPS6153750B2 JP56166931A JP16693181A JPS6153750B2 JP S6153750 B2 JPS6153750 B2 JP S6153750B2 JP 56166931 A JP56166931 A JP 56166931A JP 16693181 A JP16693181 A JP 16693181A JP S6153750 B2 JPS6153750 B2 JP S6153750B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- sending
- address
- interface device
- transmission
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000005540 biological transmission Effects 0.000 claims description 25
- 238000000034 method Methods 0.000 claims description 9
- 238000004891 communication Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
- G06F13/4217—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus with synchronous protocol
Description
【発明の詳細な説明】
本発明はインターフエイス装置に関し、特に中
央処理装置と端末装置間の通信の如く、非同期シ
リアル伝送方式により文字単位の通信を行う際に
好適なインターフエイス装置に関する。
央処理装置と端末装置間の通信の如く、非同期シ
リアル伝送方式により文字単位の通信を行う際に
好適なインターフエイス装置に関する。
上述の如き、文字単位の通信を行うに好適なシ
リアル・データ伝送方式としては、本出願人が先
に特願昭54―26444号により提案した方式があ
る。この方式は、１文字分のデータの前後がスタ
ートビツトとストツプビツトで区切られ、かつ該
データの前に局識別のためのアドレスを付加して
伝送する非同期シリアル伝送方式において、前記
アドレスとデータとの間には１個のストツプビツ
トのみを置くようにして他と区別可能としたもの
である。
リアル・データ伝送方式としては、本出願人が先
に特願昭54―26444号により提案した方式があ
る。この方式は、１文字分のデータの前後がスタ
ートビツトとストツプビツトで区切られ、かつ該
データの前に局識別のためのアドレスを付加して
伝送する非同期シリアル伝送方式において、前記
アドレスとデータとの間には１個のストツプビツ
トのみを置くようにして他と区別可能としたもの
である。
第１図はこれを具体的に示した図で、前後にス
タートビツトSTとストツプビツトSTPとを有す
るデータＤoの前にアドレスＡoを付加する場合
に、該アドレスＡoには１個のストツプビツト
STPのみを付しており、データＤoと次のデータ
Ｄo+1との間、前のデータo-1とデータＤoとの間に
はそれぞれ２個以上のストツプビツトを付してこ
れらを区別可能にしている。
タートビツトSTとストツプビツトSTPとを有す
るデータＤoの前にアドレスＡoを付加する場合
に、該アドレスＡoには１個のストツプビツト
STPのみを付しており、データＤoと次のデータ
Ｄo+1との間、前のデータo-1とデータＤoとの間に
はそれぞれ２個以上のストツプビツトを付してこ
れらを区別可能にしている。
ところで、例えば第２図に示す如き従来のイン
ターフエイス装置１０は、中央処理装置（以下
「CPU」という）２０がバス２１を介して前記ア
ドレスを通信レジスタ（TR1）１１にセツトする
と、該レジスタ１１にセツトされたアドレスは送
信クロツクCLKにより通信レジスタ（TR2）１
２へ速やかに移され、ここで、スタートビツト
ST、ストツプビツトSTPおよびパリテイビツト
PAが付加された後、送信クロツクCLKによりシ
リアルラインＡに送出されるものであつた。従つ
て、上記アドレス送出が終了する直前（ストツプ
ビツトSTP送出終了直前）までに次に送出すべき
データをレジスタ１１にセツトしないと、次のデ
ータのスタートビツトST送出開始までの間が１
ストツプビツト長より長くなつてしまう。すなわ
ち、従来のインターフエイス装置においては、ア
ドレス・セツトからデータ・セツトまでの間に時
間的制約があり、この時間を越えるような他のプ
ログラムを割り込ませることができないという問
題があつた。また、主記憶装置（MEM）２２と
磁気デイスク装置２３等の補助記憶装置との間で
行われるDMA（ダイレクト・メモリ・アクセ
ス）転送もバス２１を専有するので、この間
CPU２０はデータをセツトすることが不可能と
なるため、アドレス送出時間以上のDMAが許さ
れないという問題もあつた。
ターフエイス装置１０は、中央処理装置（以下
「CPU」という）２０がバス２１を介して前記ア
ドレスを通信レジスタ（TR1）１１にセツトする
と、該レジスタ１１にセツトされたアドレスは送
信クロツクCLKにより通信レジスタ（TR2）１
２へ速やかに移され、ここで、スタートビツト
ST、ストツプビツトSTPおよびパリテイビツト
PAが付加された後、送信クロツクCLKによりシ
リアルラインＡに送出されるものであつた。従つ
て、上記アドレス送出が終了する直前（ストツプ
ビツトSTP送出終了直前）までに次に送出すべき
データをレジスタ１１にセツトしないと、次のデ
ータのスタートビツトST送出開始までの間が１
ストツプビツト長より長くなつてしまう。すなわ
ち、従来のインターフエイス装置においては、ア
ドレス・セツトからデータ・セツトまでの間に時
間的制約があり、この時間を越えるような他のプ
ログラムを割り込ませることができないという問
題があつた。また、主記憶装置（MEM）２２と
磁気デイスク装置２３等の補助記憶装置との間で
行われるDMA（ダイレクト・メモリ・アクセ
ス）転送もバス２１を専有するので、この間
CPU２０はデータをセツトすることが不可能と
なるため、アドレス送出時間以上のDMAが許さ
れないという問題もあつた。
本発明は上記事情に鑑みてなされたもので、そ
の目的とするところは、従来のインターフエイス
装置の上述の如き問題を解消し、第１図に示した
如く、常にアドレスとデータとの２バイトを１ビ
ツトのストツプビツトにより連続して、パツク
（第１図Ｄ参照）として、送出するようにしたイ
ンターフエイス装置を提供することにある。
の目的とするところは、従来のインターフエイス
装置の上述の如き問題を解消し、第１図に示した
如く、常にアドレスとデータとの２バイトを１ビ
ツトのストツプビツトにより連続して、パツク
（第１図Ｄ参照）として、送出するようにしたイ
ンターフエイス装置を提供することにある。
本発明の上記目的は、CPUから端末装置へ非
同期シリアル伝送方式により端末アドレスと送信
データとの各１文字分が連続して送出するインタ
ーフエイス装置において、CPUからの命令によ
りセツトあるいはリセツトされる制御回路を設け
て、該制御回路によつて送信クロツクを制御する
ことにより、前記端末アドレスおよび送信データ
の送出開始を阻止あるいは有効とする如く制御す
ることを特徴とするインターフエイス装置によつ
て達成される。
同期シリアル伝送方式により端末アドレスと送信
データとの各１文字分が連続して送出するインタ
ーフエイス装置において、CPUからの命令によ
りセツトあるいはリセツトされる制御回路を設け
て、該制御回路によつて送信クロツクを制御する
ことにより、前記端末アドレスおよび送信データ
の送出開始を阻止あるいは有効とする如く制御す
ることを特徴とするインターフエイス装置によつ
て達成される。
以下、本発明の実施例を図面に基づいて詳細に
説明する。
説明する。
第３図は本発明の一実施例であるインターフエ
イス装置の接続構成を示すブロツク図である。
イス装置の接続構成を示すブロツク図である。
第３図においては、第２図に示したと同じ構成
要素は同じ符号で示してある。また、１０Ａはイ
ンターフエイス装置を示し、１３はフリツプ・フ
ロツプ、１４，１５はNANDゲート、１６は
ANDゲートを示している。
要素は同じ符号で示してある。また、１０Ａはイ
ンターフエイス装置を示し、１３はフリツプ・フ
ロツプ、１４，１５はNANDゲート、１６は
ANDゲートを示している。
本実施例装置においては、CPUはアドレス・
セツトに先立つて、フリツプ・フロツプ１３を命
令によりセツトする。フリツプ・フロツプ１３が
セツトされると、NANDゲート１４への該フリツ
プ・フロツプ１３からの入力はLowとなるが、い
まだ送信は開始されていないので、通信レジスタ
（TR2）１２の出力はHighであるから、NANDゲ
ート１４の出力はHgghとなり、送信クロツク
（CLK）はANDゲート１６を通つてレジスタ１２
に与えられる。この状態で、アドレスがレジスタ
（TR1）１１にセツトされると、送信クロツクに
よつてレジスタ１２にセツトされる。しかし、フ
リツプ・フロツプ１３がセツトされているため、
NANDゲート１５で阻止され、シリアルラインＡ
には送出されない。また、レジスタ１２からスタ
ートビツトの頭が出力されると、NANDゲート１
４が成立し送信クロツクを阻止する。従つて、レ
ジスタ１２の出力はこの時点で止められてしま
い、この状態が保持される。
セツトに先立つて、フリツプ・フロツプ１３を命
令によりセツトする。フリツプ・フロツプ１３が
セツトされると、NANDゲート１４への該フリツ
プ・フロツプ１３からの入力はLowとなるが、い
まだ送信は開始されていないので、通信レジスタ
（TR2）１２の出力はHighであるから、NANDゲ
ート１４の出力はHgghとなり、送信クロツク
（CLK）はANDゲート１６を通つてレジスタ１２
に与えられる。この状態で、アドレスがレジスタ
（TR1）１１にセツトされると、送信クロツクに
よつてレジスタ１２にセツトされる。しかし、フ
リツプ・フロツプ１３がセツトされているため、
NANDゲート１５で阻止され、シリアルラインＡ
には送出されない。また、レジスタ１２からスタ
ートビツトの頭が出力されると、NANDゲート１
４が成立し送信クロツクを阻止する。従つて、レ
ジスタ１２の出力はこの時点で止められてしま
い、この状態が保持される。
その後、いかなく時間の経過後でも良いが、レ
ジスタ１１にデータをセツトした後、CPUはフ
リツプ・フロツプ１３を命令によりリセツトす
る。この時点では、前述の如く、アドレスはレジ
スタ１２に保持されている。フリツプ・フロツプ
１３がリセツトされると、NANDゲート１４は不
成立に、NANDゲート１５は成立して送信が開始
される。通常非同期伝送方式では１ビツト当り16
〜64クロツク分の伝送時間を要するので、先にア
ドレスのスタートビツトの頭を送出した１クロツ
クは問題とならない。フリツプ・フロツプ１３の
リセツトと送信クロツクのタイミングを考慮すれ
ば、ロス・クロツク・タイムなしの送信も可能で
ある。
ジスタ１１にデータをセツトした後、CPUはフ
リツプ・フロツプ１３を命令によりリセツトす
る。この時点では、前述の如く、アドレスはレジ
スタ１２に保持されている。フリツプ・フロツプ
１３がリセツトされると、NANDゲート１４は不
成立に、NANDゲート１５は成立して送信が開始
される。通常非同期伝送方式では１ビツト当り16
〜64クロツク分の伝送時間を要するので、先にア
ドレスのスタートビツトの頭を送出した１クロツ
クは問題とならない。フリツプ・フロツプ１３の
リセツトと送信クロツクのタイミングを考慮すれ
ば、ロス・クロツク・タイムなしの送信も可能で
ある。
第４図は上記動作を示すタイミング・チヤート
であり、はフリツプ・フロツプ（図中には
「Ｆ／Ｆ」と示している）セツト命令を、はア
ドレス・セツトを、はデータ・セツトをそして
はフリツプ・フロツプ・リセツト命令をそれぞ
れ示している。また、レジスタ（TR2）１２の出
力欄のSTPはストツプビツトを、(1)，(2)はその第
１クロツク分、第２クロツク分を示している。出
力Ａ欄の(1)，(2)も同様である。
であり、はフリツプ・フロツプ（図中には
「Ｆ／Ｆ」と示している）セツト命令を、はア
ドレス・セツトを、はデータ・セツトをそして
はフリツプ・フロツプ・リセツト命令をそれぞ
れ示している。また、レジスタ（TR2）１２の出
力欄のSTPはストツプビツトを、(1)，(2)はその第
１クロツク分、第２クロツク分を示している。出
力Ａ欄の(1)，(2)も同様である。
第５図はCPUのフローチヤートであり、従来
と異なり、アドレス・セツトとデータ・セツトの
間の時間的制約がないので、この間に他の割込処
理またはDMAによるホールド状態をはさんでも
問題がないことを示している。
と異なり、アドレス・セツトとデータ・セツトの
間の時間的制約がないので、この間に他の割込処
理またはDMAによるホールド状態をはさんでも
問題がないことを示している。
送信クロツクを制御するための制御回路は上記
実施例に示したフリツプ・フロツプに限らず、同
様の素子または回路を利用することができること
は言うまでもない。
実施例に示したフリツプ・フロツプに限らず、同
様の素子または回路を利用することができること
は言うまでもない。
以上述べた如く、本発明によれば、CPUから
端末装置へ非同期シリアル伝送方式によりアドレ
スとデータとの各１文字分を連続して送出するイ
ンターフエイス装置において、CPUからの命令
によりセツトあるいはリセツトされる制御回路を
設けて、該制御回路によつて送信クロツクを制御
することにより、前記端末アドレスおよび送信デ
ータの送出開始を阻止あるいは有効とする如く制
御するようにしたので、アドレス・セツトからデ
ータ・セツトまでの間の時間的制約をなくし、プ
ログラム処理にかかわらず、常に１ビツトのスト
ツプビツトにより連続してアドレスとデータとを
送出することが可能となり、アドレスとデータを
パツクにして端末装置に送出することが可能なイ
ンターフエイス装置を実現できるという顕著な効
果を奏するものである。
端末装置へ非同期シリアル伝送方式によりアドレ
スとデータとの各１文字分を連続して送出するイ
ンターフエイス装置において、CPUからの命令
によりセツトあるいはリセツトされる制御回路を
設けて、該制御回路によつて送信クロツクを制御
することにより、前記端末アドレスおよび送信デ
ータの送出開始を阻止あるいは有効とする如く制
御するようにしたので、アドレス・セツトからデ
ータ・セツトまでの間の時間的制約をなくし、プ
ログラム処理にかかわらず、常に１ビツトのスト
ツプビツトにより連続してアドレスとデータとを
送出することが可能となり、アドレスとデータを
パツクにして端末装置に送出することが可能なイ
ンターフエイス装置を実現できるという顕著な効
果を奏するものである。
また、本発明のインターフエイス装置は、従来
の非同期伝送方式のインターフエイス回路に若干
の構成要素を付加するのみで実現可能であり、経
済的にも大きな効果を有するものである。更に、
端末指示を行うことも可能であり、従来１台の端
末装置しか接続できなかつたものに、複数台の端
末装置を接続することが可能となるという効果も
ある。
の非同期伝送方式のインターフエイス回路に若干
の構成要素を付加するのみで実現可能であり、経
済的にも大きな効果を有するものである。更に、
端末指示を行うことも可能であり、従来１台の端
末装置しか接続できなかつたものに、複数台の端
末装置を接続することが可能となるという効果も
ある。
第１図は本発明のインターフエイス装置により
伝送されるデータ形式を示す図、第２図は従来の
インターフエイス装置を示すブロツク図、第３図
は本発明の一実施例を示すブロツク図、第４図は
実施例装置の動作を示すタイミング・チヤート、
第５図はCPUのフローチヤートである。 １０，１０Ａ…インターフエイス装置、１１，
１２…通信レジスタ、１３…フリツプ・フロツ
プ、１４，１５…NANDゲート、１６…ANDゲ
ート、２０…CPU、２１…バス、２２，２３…
記憶装置、ST…スタートビツト、STP…ストツ
プビツト、Ａo…アドレス、Ｄo…データ、Ｄ…バ
ツク、Ａ…出力。
伝送されるデータ形式を示す図、第２図は従来の
インターフエイス装置を示すブロツク図、第３図
は本発明の一実施例を示すブロツク図、第４図は
実施例装置の動作を示すタイミング・チヤート、
第５図はCPUのフローチヤートである。 １０，１０Ａ…インターフエイス装置、１１，
１２…通信レジスタ、１３…フリツプ・フロツ
プ、１４，１５…NANDゲート、１６…ANDゲ
ート、２０…CPU、２１…バス、２２，２３…
記憶装置、ST…スタートビツト、STP…ストツ
プビツト、Ａo…アドレス、Ｄo…データ、Ｄ…バ
ツク、Ａ…出力。
Claims (1)
- １ 中央処理装置からバスを介して送出されるア
ドレスとデータとを保持する手段と、該保持手段
に保持されるアドレスとデータとを端末装置に送
出する手段とを有し、前記中央処理装置から前記
端末装置へ、非同期シリアル伝送方式により、端
末アドレスとデータとを送出するインターフエイ
ス装置において、前記中央処理装置からの命令に
よりセツトあるいはリセツトされる送出制御回路
を設けて、前記中央処理装置から前記保持手段へ
のアドレスの送出に先立ち、前記送出制御回路を
セツトすることにより、前記送出手段から前記端
末装置へのデータ等の送出を禁止し、前記中央処
理装置から前記保持手段へのアドレスとデータと
の送出が完了した時点で、前記送出制御回路をリ
セツトすることにより、前記送出手段から前記端
末装置へのデータ等の送出を許可する如く構成し
たことを特徴とするインターフエイス装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56166931A JPS5868150A (ja) | 1981-10-19 | 1981-10-19 | インタ−フエイス装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56166931A JPS5868150A (ja) | 1981-10-19 | 1981-10-19 | インタ−フエイス装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5868150A JPS5868150A (ja) | 1983-04-22 |
| JPS6153750B2 true JPS6153750B2 (ja) | 1986-11-19 |
Family
ID=15840308
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56166931A Granted JPS5868150A (ja) | 1981-10-19 | 1981-10-19 | インタ−フエイス装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5868150A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5318929A (en) * | 1976-08-05 | 1978-02-21 | Mitsubishi Electric Corp | Data transmission unit |
-
1981
- 1981-10-19 JP JP56166931A patent/JPS5868150A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5318929A (en) * | 1976-08-05 | 1978-02-21 | Mitsubishi Electric Corp | Data transmission unit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5868150A (ja) | 1983-04-22 |
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