JPS63224546A - 全二重化デ−タ転送装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔）既要〕 電話中継局内に設置されるハンドシェイク方法を使用し
たｎビットの並列データの転送装置において、送信部、
受信部にそれぞれ独立したＲＡＭ及び制御部を設ける事
により、相手側から受信ＲＡＭへデータを受信中にＣＰ
Ｕより送信ＲＡＭへデータを送信でき、又送信ＲＡｌ’
ｌからデータを相手側に送信中に受信ＲＡＭよりＣＰＵ
にてデータの受信を出来るようにし、データの転送速度
の向上並びにＣＰＵの負担の軽減を図ったものである。

〔産業上の利用分野〕

本発明は、電話中継局に設置される、ハンドシェイク方
法を使用したデータ転送装置の改良に関するものである
。

電話、データ伝送等の通信システム、内の各種処理の高
速化に伴い、上記のデータ転送装置内の処理も出来るだ
け高速化される事が望ましい。

〔従来の技術〕

第３図は従来例のデータ転送装置の構成を示すブロック
図である。

第４図は一例のハンドシェイクインタフェースのタイム
チャートである。

第３図の例えば送信部において、データを相手側に送出
する場合、相手側からの受信可（以下“レシーブＯＫ”
と称する）の信号がインバータ６．７を介してＤ−フリ
ップフロップ（以下Ｄ−ＦＦと称する）１１に入力され
、ラッチした出力がインバータ３を介して位相を反転し
てＣＰＵ　１に加えられる。

この信号が第４図（ａ）に示すＬレベルの■に相当する
。

ＣＰＵ　１ではこの信号を受信すると、データの送信の
開始を示す“データ送出中”の信号をデータバスを介し
てバッファゲート１４に加え、同時にバッファゲートの
アドレスを指示する信号（Ｂ）をアドレスデコーダ２に
加えて解読し、今の場合バッファゲート１４に加える。

パンファゲート１４では、Ｌレベルの“データ送出中”
の信号をＤ−ＦＦ　９　、及びインバータ４を介して相
手側に転送する。これを第４図（ａ）に■で示す。

上記の“データ送出中”の信号の送出と同時に、ＣＰＵ
　１から例えば８ビツトから成る最初の１ワ一ド分の並
列データを、データバスを介してパンファゲート１３に
加える。同時に、読み出し／書き込みクロック（以下Ｒ
／−クロックと称する）もＣＰＵ１からバッファゲー１
３に加える。この時、ＣＰＵＩから上記バッファゲート
１３をオンにするためのアドレス信号（Ａ）を、アドレ
スデコーダ２を介してパンファゲート１３に加える。そ
して最初の１ワードのデータを相手側に転送する。これ
を第４図（ａ）に■で示す。

そして、上記データの転送開始後所定の時間ｔを経過し
た後、有効区間を決める“データストローブの信号を、
ＣＰＵ　１からデータバスを介してバッファゲート１４
に加える。同時に、バッファゲート１４を指示するアド
レス信号をアドレスデコーダ２を介して、バッファゲー
ト１４に加える。バッフ１ゲート１４では、Ｌレベルの
“データストローブの信号を、Ｄ−ＦＦＩＯ、インバー
タ５を介して相手側に転送する。これを第４図（ａ）に
■で示す。

相手側で上記データを受信し終わると、Ｈレベルの“レ
シーブＯＫ″の信号が送信部のインバータ６．７　、Ｄ
−ＦＦＩＩ、及びインバータ３を介しテｃｐｕ１にＩＲ
ＱＩとして送られてくる。これを第４図（ａ）に■で示
す。ＣＰＵＩでは、この信号を受信すると、データの有
効区間の終わりを示すＨレベルの“データストローブの
信号を、データバスを介してバッファゲート１４に加え
る。同時に、バッファゲート１４をを選択するアドレス
信号をアドレスデコーダ２を介してパフファゲート１４
に加える。バッファゲート１４では、上記の“データス
トローブの信号をＤ−ＦＦＩＯｌ及びインバータ５を介
して相手側に転送する。これを第４図（ａ）に■で示す
。

次に、相手側から再び“レシーブＯＫ”の信号が、イン
バータ６、？　、Ｄ−ＦＦＩＬ、及びインバータ３を介
してｃｐｕｉにＩＲＱＩとして送られてくると、上記の
手続きを繰り返して行う。

そして、データをすべて送信し終わった時、送信データ
の終了を示すＨレベルの１データ送出中”の信号を、Ｃ
ＰＵ　１からパンファゲート１４、Ｄ−ＦＦ９、インバ
ータ５を介して相手側に転送する。

このようにして相手側へのデータの送信が行われている
。

次に、データの受信について説明する。

第３図において、ＣＰＵ　１から“レシーブＯＫ”の信
号をデータバスを介して受信部のバンファゲー）１５に
加える。同時に、バッフ１ゲート１５をを選択するアド
レス信号（ｃ）をアドレスデコーダ２を介してバッファ
ゲート１５に加える。バッファゲート１５では、Ｌレベ
ルの“レシーブＯＫ”の信号をＤ−ＦＦ２４、インバー
タ２３を介して相手側に転送する。

これを第４図（ｂ）の■で示す。

すると相手側から、データの送信開始を示すＬレベルの
“データ送出中”の信号が送られてくる。

これをインバータ１９で受信し、符号反転した出力ヲＤ
−ｐｐ２６ニ加え、Ｄ−ＦＦ２６１７）出力をインバー
タ２ｏを介して論理積ゲート（以下ＡＮＤゲートと称す
る）１６に加え、入力の論理積をとり、この出力をｃＰ
ＵｌにＩｎＯ２として加える。同時に、ハンドシェイク
用データバスを介して相手側から、並列データがバッフ
ァゲート１２に送られてくる。

ＣＰＩＪ　１では、上記の“データ送出中”の信号を受
信すると、バッファゲート１２をオンにするためのアド
レス信号（Ａ）を、アドレスデコーダ２を介してバッフ
ァゲート１２に加える。そして、最初の１ワ一ド分のデ
ータがパンファゲート１２まで入力される。これを第４
図（ｂ）に■で示す。

次に、所定の時間を経過後データの有効区間を示すＬレ
ベルの“データストローブの信号が、受信部のインバー
タ１７、Ｄ−ＦＦ２５、インバータ１８を介してＡＮＤ
ゲート１６に送られてくる。このＡＮＤゲート１６の出
力がＣＰＵ１にＩｎＯ２として加えられる。これを第４
図（ｂ）に■で示す。

最初の１ワ一ド分のデータの受信を終了すると、“レシ
ーブＯＫ”の信号をＣＰＵ　１からデータバスを介して
、パンファゲート１５に加え、同時に、アドレス信号を
アドレスデコーダ２を介してパンファゲート１５に加え
る事により、Ｈレベルの“レシーブＯＫ”の信号がＤ−
ＦＦ２４、インバータ２３を介して相手側に転送される
。これを第４図（ｂ）に■で示す。

すると、相手側からデータの有効区間の終了を示すＨレ
ベルの“データストローブ”の信号が送られてきて、イ
ンバータ１７、Ｄ−ＦＦ２５、インバータ１８、及びＡ
ＮＤゲー）１６を介してＣＰＵＩにＩｎＯ２として加え
られる。これを第４図（ｂ）に■で示す。

以下、次のワード分のデータについても上記と同様の手
続きで行われる。

そして、最後のワードの場合、Ｈレベルの“レシーブＯ
Ｋ”の信号を相手側に転送した後（これを第４図（ｂ）
に■で示す、）相手側からは、送信データの終了を示す
Ｈレベルの“データ送出中”の信号が送られてきて、イ
ンバータ１９．２１、Ｄ−ＦＦ２７、インバータ２２、
及びＡＮＤゲート１６を介してＣＰＵＩにＩｎＯ２とし
て加えられる。

このようにして相手側からのデータの受信を行ってきた
。

〔発明が解決しようとする問題点〕

しかしながら上述の従来例のデータ転送装置においては
、ハンドシェイク用の並列バスがバッファゲートを介し
てＣＰｕへ接続されるため、半二重化が限度であり、処
理速度が遅いという問題点があった。

〔問題点を解決するための手段〕

上記問題点は第１図に示すように、データをハンドシェ
イク方法で転送する際、送信部にＣＰＵ１００が転送す
べき所定バイト数のデータを書き込み、読み出す送信記
憶手段４００と、送信記憶手段４００に書き込まれたデ
ータのバイト数をカウントする送信データカウント手段
３３０と、送信記憶手段４００に書き込んだデータのバ
イト数に対応するカウント値と、読み出して転送したデ
ータのバイト数に対応するカウント値が一致した時に、
転送終了信号を転送制御手段に送出する比較手段３４０
とを設け、受信部に転送されたデータを書き込み、読み
出す受信記憶手段５３０と、受信記憶手段５３０に書き
込まれたデータのバイト数をカウントする受信データカ
ウント手段４４０と、受信記憶手段５３０に書き込んだ
データのバイト数に対応するカウント値と、読み出して
ＣＰＵ１００に転送したデータのバイト数に対応するカ
ウント値が一致した時に、転送終了信号を転送制御手段
に送出する比較手段４７０とを設け、定められたハンド
シェイク方法で受信記憶手段５３０において転送データ
の受信中に、ＣＰ［１１００から送信記憶手段４００に
データを書き込むように送信部、受信部の動作を制御し
、あるいは送信記憶手段４００からデータを読み出し転
送中に、受信記憶手段５３０で受信したデータを読み出
しｃｐｕｌｏｏに転送するように送信部、受信部の動作
を制御する転送制御手段３５０を設けた本発明の全二重
化データ転送装置によって解決される。

〔作用〕

第１図において、受信記憶手段５３０に入力した相手側
からのデータは、転送制御手段３５０からの制御信号に
より受信データカウント手段４４０でそのバイト数がカ
ウントされると共に、受信記憶手段５３０に蓄積される
。すべてのデータの受信を終了すると、受信データカウ
ント手段４４０で、カウントした値を保持しておく。

一方、送信部では、上記受信部の受信記憶手段５３０で
相手側からのデータを入力中、ＣＰＵ１００から相手側
に転送するデータを送信記憶手段４００に加える。この
時、転送制御手段３５０の出力の制御信号により、送信
データカウント手段３３０で送信データのバイト数をカ
ウントする。送信データをすべて送信記憶手段４００に
加えた時、送信データカウント手段３３０で、カウント
した値を保持しておく。

そして、受信部でデータの受イεを終了した時、送信部
では転送制御手段３５０からの制御信号により、送信記
憶手段４００に一時記憶したデータの送信を開始する。

送信データカウント手段３３０で相手側に転送するデー
タのバイト数をカウントし、比較手段３４０でその値が
上記した転送すべき全バイト数に一致した時、転送を終
了する制御信号を転送制御手段３５０から送信記憶手段
４００に加えて相手側への転送を終了する。

一方、受信部では上記送信部の送信記憶手段４００から
相手側にデータを送信中、受信記憶手段５３０からＣＰ
Ｕ１００に受信データを転送する。この時、比較手段４
７０において転送制御手段３５０の出力の制御信号によ
り、ＣＰＵ１００への転送データのバイト数が前記の受
信した全バイト数に一致した時、ＣＰＵ１００への転送
を終了する制御信号を転送制御手段３５０から受信記憶
手段５３０に加えて、ＣＰＵ１００への転送を終了する
。

〔実施例〕

第２図は本発明の実施例のハンドシェイクによるデータ
の全二重化送受回路の構成を示すブロック図である。

第２図において、“データ送出中゛、“データストロー
ブ、及び“レシーブＯＫ”の信号を送受する回路は、従
来例と同じものであり、それぞれ送信側では、データ送
出申送信器３７、データストローブ送信器３８、及びレ
シーブＯＫ受信器３９、又受信側では、データ送出中受
信器４９、データストローブ受信器５０、及びレシーブ
ＯＫ送信器５１としている。

本発明が従来例と異なる点は、送信部内と受信部内にそ
れぞれ独立したＲＡＭ　、即ち送信ＲＡＭ　４０、及び
受信ＲＡＭ　５３を設け、後述する制御部３１．４３の
出力の制御信号により、受信ＲＡＭ　５３に相手側から
転送されてくるデータを書き込み中にｃｐｕ　＜図示し
ない）から送信ＲＡＭ　４０へ相手側へ転送するデータ
を書き込む事が出来、又送信ＲＡＭ　４０から相手側に
データを転送中に、受信ＲＡＭ　５３から受信データを
ＣＰＵに読み出す事が出来る事にある。

以下詳細に説明する。

即ち、第２図（ａ）において、例えばＣＰＵ内に有する
記憶装置（図示しない）から相手側に転送するデータを
送信ＲＡＭ４０に書き込むために、例えば１ワードに対
応する書き込みクロック（以下Ｗ−ＣＩＪと称する）を
、読み出し／書き込み線（以下Ｒ／Ｗ線と称する）を介
して送信制御器３５に加える。同時に、制御部３１内の
入力カウンタ３２にも−ＣＬＫを加え、転送するワード
数のカウントを開始する。

一方、送信制御器３５では、Ｗ−ＣＬＫの入力によりセ
レクタ３６に制御信号を加え、セレクタ３６の入力を後
述する送信カウンタ３３からアドレスバスの側に切り替
え、ＣＰＵから送信ＲＡＭ４０にデータを書き込むため
のアドレス信号を送信ＲＡＭ４０に書き込む。

同時に送信制御器３５からレシーバ４１に制御信号を加
えレシーバ４１の入出力間を導通状態にして、ｃｐＵか
らの送信データをレシーバ４１を介して送信ＨＡＭ４０
の上記アドレスに書き込む。

上記の動作をＣＰＵ内の記憶装置から送出するデータが
終了するまで繰り返す。この結果、送信ＲＡＭ４０には
送信データが蓄積され、一方入力カウンタ３２にはデー
タに対応する―ＣＬＫの数がカウントされ、このクロッ
クの数を示すデータが比較器３４の一方の入力に加えら
れる。

上記のように、送信部でｃｐＵからデータを送信ＲＡＭ
４０に書き込んでいる間に、受信部では相手側から送ら
れてきたデータをレシーバ５４を介して受信ＲＡＭ５３
に書き込む事が出来る。

即ち、受信制御器４８では、Ｌレベルの“レシーブＯＫ
”の信号をレシーブＯＫ送信器５１から相手側に転送す
る。すると、相手側からＬレベルの“データ送出中”の
（８号を転送して（るため、これをデータ送出中受信器
４９を介して受信制御器４８で受信する。そして、この
信号を受信カウンタ４４に加えて受信データのカウント
を開始する。はぼ同時に、相手側から最初のワードを転
送して（るので、これをレシーバ５４で受信する。受信
制御器４８からは、レシーバ５４の入出力間を導通状態
にし、かつドライバ５２の入出力間をカットの状態にす
る制御信号を出力し、相手側からの転送データをレシー
バ５４を介して受信ＲＡＭ５３に書き込みが出来る状態
とする。

次に相手側から、所定の時間を経過後、Ｌレベルの“デ
ータストローブ”の信号を転送してくるので、これをデ
ータストローブ受ｇ器５０で受信し受信ＲＡＭ５３へ書
き込む、受信ＲＡＭ５３へ入力が終了した時、Ｈレベル
の“レシーブＯＫ”の信号を相手側に転送する。相手側
からは、データ送信の終了を示す“Ｈ″レベル“データ
ストローブの信号を送ってくる。そこで次のワードのデ
ータの受信をするためのＬ”レベルの“レシーブＯＫ”
の信号を相手側に転送する。すると、相手側からはＬレ
ベルの“データ送出中”の信号を転送してくるので、デ
ータ送出中受信器４９で受信し、受信制御器４８から受
信カウンタ４４にこれを加え、カウント数をアンプする
。

このようにして、送信部でＣＰＵから転送すべきデータ
を送信ＲＡｌ’１４０に書き込む間に、受信部では相手
側からデータを受信ＲＡＭ５３に書き込む。

次に、相手側からのデータの受信が終了すると送信部で
は、送信ＲＡＭ４０に蓄積したデータの相手側への転送
を開始する。

即ち、送信部では制御部３１内のレシーブＯＫ受信器３
９を介して送信制御器３５で、相手側から転送されてき
たＬレベルの“レシーブＯＫ”の信号を受信すると、デ
ータ送出申送信器３７を介してデータの送信の開始を示
すＬレベルの“データ送出中”の信号を相手側に転送す
る。引続き、送信制御器３５ではドライバ４２に制御信
号を加えて、ドライバ４２の入力と出力の間を導通状態
にする。同時に読み出しクロック（以下Ｒ−ＣＬＫと称
する）を送信ＲＡＭ４０に加えて、送信ＲＡＭ４０内に
蓄積したデータを読み出しドライバ４２を介して相手側
に転送する。データの転送開始後、時間ｔを経過した後
、データの有効区間を示すＬレベルの“データストロー
ブ”の信号を、送信制御器３５からデータストローブ送
信器３８を介して相手側に転送する。

１ワ一ド分のデータが転送され、これに対して相手側か
ら１ワ一ド分の受信の終了を示すＨレベルのルシーブＯ
Ｋ″の信号が、レシーブＯＫ受信器３９を介して送信制
御器３５に転送されてくる。

そこで、ここの制御でデータの有効区間の終了を示すＨ
レベルの“データストローブの信号を相手側に転送する
。相手側よりＬレベルの“レシーブＯＫ”の信号が再び
、レシーブＯＫ受信器３９を介して送信制御器３５に加
えられ、ここから送信カウンタ３３に加えられるのでカ
ウント値がアップして比較器３４に加えられると共に、
この値がアドレスに対応する値としてセレクタ３６を介
して送信ＲＡＭ４０に加えられ、次のワードのデータが
読み出されて相手側に転送される。

これを繰り返し、送信カウンタ３３のカウント値が入力
カウンタ３２のカウント値と一致すると所定バイト数、
即ち最後のワードまで転送した事になり、初期状態とな
る。

一方、上記の送信部での送信ＲＡＭ４０から相手側にデ
ータを転送する間に、受イε部では、受信ＲＡＭ５３に
蓄積した受信データを読み出しｃｐｕ内の記憶装置に書
き込む。

即ち、送信部で送信制御器３５から送信ＲＡＭ４０にＲ
−ＣＬＫを出力した時とほぼ同時に、受信制御器４８か
らドライバ５２に制御信号を加えてドライバの入出力を
導通状態にし、かつレシーバ５４にも制御信号を加えて
レシーバ５４の入出力間をカット状態にする。同時に受
信ＲＡＭ５３にＲ−ＣＬＫを加えて、受信ＲＡＭ５３に
蓄積したデータを読み出しＣＰＵ内の記憶装置に書き込
む。同時に、ＣＰＵでは受信カウンタ４４のデータ数と
読み出したデータ数を比較して一致した時、読み出し及
びＣＰＵ内の記憶装置への書き込みを終了する。

受（ｉＲＡ？１５３に蓄積したデータをすべてＣＰＵ内
の記憶装置に書き込んだ後、送信部で送信ＲＡＭ４０か
ら相手側に送信データの転送をすべて終了していれば、
受信部では上記したように再び相手側から転送されるデ
ータの受信を開始する。

一方、送信部でもｃｐｕから相手側に転送すべきデータ
の送信ＲＡＭ４０への書き込みを開始する。

このようにして、ＣＰＵには最初のトリガ以外に殆ど負
担をかけずに、送信部及び受信部内に設けた送信制御器
、及び受信制御器等のハードウェアにより、相手側との
データの送受を同時に行う全二重化的な動作を行う事に
より、データの転送速度の向上が達成出来る。

〔発明の効果〕

以上説明のように本発明によれば、全二重化（擬似）制
御する事により全二重化的な動作を可能とし、データの
転送速度の向上並びにＣＰｕの負担の軽減という効果が
ある。

【図面の簡単な説明】

第１図は本発明の原理図、 第２図は本発明の実施例の全二重化データ転送装置の構
成を示すブロック図、 第３図は従来例のデータ転送装置の構成を示すブロック
図、 第４図は一例のハンドシェイクインタフェースのタイム
チャートである。 図において １００はＣＰＵ、３３０は送信データカウント手段、３
４０．４７０は比較手段、 ３５０は転送制御手段、４００は送信記憶手段、４４０
は受信データカウント手段、 ５３０は受信記憶手段 を示す。

Claims (1)

1. 【特許請求の範囲】 データをハンドシェイク方法で転送する際、送信部にＣ
   ＰＵ（１００）が転送すべき所定バイト数のデータを書
   き込み、読み出す送信記憶手段（４００）と、 該送信記憶手段（４００）に書き込まれた該データのバ
   イト数をカウントする送信データカウント手段（３３０
   ）と、 該送信記憶手段（４００）に書き込んだ該データのバイ
   ト数に対応するカウント値と、読み出して転送した該デ
   ータのバイト数に対応するカウント値が一致した時に、
   転送終了信号を転送制御手段（３５０）に送出する比較
   手段（３４０）とを設け、受信部に転送された該データ
   を書き込み、読み出す受信記憶手段（５３０）と、 該受信記憶手段（５３０）に書き込まれた該データのバ
   イト数をカウントする受信データカウント手段（４４０
   ）と、 該受信記憶手段（５３０）に書き込んだ該データのバイ
   ト数に対応するカウント値と、読み出してＣＰＵ（１０
   ０）に転送した該データのバイト数に対応するカウント
   値が一致した時に、転送終了信号を転送制御手段（３５
   ０）に送出する比較手段（４７０）とを設け、 定められたハンドシェイク方法で該受信記憶手段（５３
   ０）において該転送データの受信中に、ＣＰＵ（１００
   ）から該送信記憶手段（４００）に該データを書き込む
   ように該送信部、受信部の動作を制御し、あるいは該送
   信記憶手段（４００）から該データを読み出し転送中に
   、該受信記憶手段（５３０）で受信したデータを読み出
   しＣＰＵ（１００）に転送するように、送信部、受信部
   の動作を制御する転送制御手段（３５０）を設けた事を
   特徴とする全二重化データ転送装置。