JPS63184855A - シリアルデ−タ転送装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はマイクロプロセッサ（以下ＣＰＵという）シス
テム等のシステムバスに接続され、送信タイミング信号
と非同期に送信ドライバーを制御するシリアルデータ転
送装置に関するものである。

（従来の技術） 従来のシリアルデータ転送装置は第１図の回路Ｂを除い
た構成をと９、ＣＰＵシステムバスに接続された通信用
ＬＳＩ、送信ドライバー等よ構成る。シリアルデータ転
送装置のフレーム同期（ＨＤＬＣ）方式におけるフレー
ムフォーマットは第３図（ａ）に示すようにフラグＦ″
′（コード＝７ＥＨ）にかこまれた構成になっている。

また通信方式としてはたとえば、回線へのめるいは回線
からの入出力信号のデータ“１″を送る時は状態を変化
させず、′０“を送る時は状態を変化させるＮＲＺＩ方
式が使用される。

従来装置を用いたシステムでは、第３図（ｂ）に示すよ
うに、送信側ではＣＰＵからのＩ　１０命令でＲＴＳ　
　ＯＮコマンドを発行して送信ドライバーのイネーブル
操作を行ない、データ送出後、割込処理によシ、ＲＴＳ
　ＯＦＦコマンドを発行して送信ドライバーのディセー
ブル操作を送信タイミング信号と非同期に行なっていた
。このようなシステムにおいて、フラグＦ″送出の途中
で送信ドライバーがディセーブルされると、回線上にフ
ラグコード（７ＥＨ）以外の中途半端なデータ“ａ″が
送出され、それを受信側で受は第３図（ｃ）に示すよう
にメモリに格納される。受信したデータを格納している
メモリをＣＰＵ等により見に行った時、特に監視フレー
ム等においては、余分にデータがメモリ上に格納されて
いるため、システムは無効フレーム扱いとなり再送動作
に入ってしまう。

一方、上記システムでは送信ドライバーオフ時にデータ
化けが発生する。第３図（ｄ）はこのときのタイムチャ
ートである。フラグ（Ｆ）の“１″を送出中に送信ドラ
イバーをディセーブルとするＲＴｓＯＦＦコマンドをＣ
ＰＵよシ発行された時、送信クロック（Ｔｘｃ）に関係
なくドライバーがディセーブル状態からハイ・インピー
ダンス状態になるため、送出データは“１“であるがラ
イン上の送信データはネガティブ極性（“θ′）からポ
ジティブ極性（“１″）に変化してフラグコード以外の
データとなる。第３図（ｄ）のタイムチャートではコー
ド“ＥＥＨ”となる。

（発明が解決しようとする問題点） ＣＰＵよシ送信タイミング信号と非同期に工１０命令等
を発行して送信ドライバーを制御する方式では、受信側
にて中途半端なデータを受信する恐れがある。このため
、送信側はフレームフォーマットのエフイールド部等に
有効転送バイト数を表示して送り、受信側はそれをチェ
ックして有効転送バイト数のデータのみを取シ扱う等の
方法が採られてきた。しかしながら、この方法において
は、送、受信側は常に有効転送数を知っておく必要があ
り、また転送データ以外に有効転送バイト数の表示をし
て送出するため、データ転送時間のロス、受信したデー
タのメモリからの有効転送バイト表示の削除が必要とな
るという問題があった。

本発明は以上述べた問題点を除去し、スルプツトの優れ
たシリアルデータ転送装置を提供することを目的とする
。

（問題点を解決するための手段） 本発明は、送信ドライバーが送信タイミング信号と非同
期に制御されるシリアルデータ転送装置を対象とし、前
記従来技術の問題点を解決するため、送信データの極性
の変化点が検出されるまで送信ドライバーの制御を無効
とする第１の手段と、送信ドライバーオフの際、フラグ
送出後にアポート送出を行ない相手装置に対し同期の確
立を中断させる第２の手段を設けるようにしたものであ
る。

（作用） 本発明において、第１の手段は送信データの極性の変化
点を検出するまで送信ドライバーの制御を無効とするの
で、必ず終結フラグの最終ビットまでデータ保証してフ
ラグコードが偽データとなることを防止する。また、第
２の手段はドライバーオフ時のアボート送出により相手
装置に対し同期の確立を中断させるので、トランジェン
トノイズが防止できるようになる。したがって、スルプ
ツトの優れたシリアルデータ転送装置が提供でき、前記
従来技術の問題点が解決される。

（実施例） 以下本発明の一実施例のシリアルデータ転送装置につい
て詳細に説明する。

第１図は本実施例を示す回路図で、図中１はマイクロプ
ロセッサ（以下ＣＰＵという）システム等のシステムバ
スに接続されている通信用ＬＳＩでろる。通信用ＬＳＩ
Ｉはシリアルからパラレル及びパラレルからシリアルの
データ変換の制御を行ない、本装置と接続されている相
手装置に対し、シリアル送信データを送信ドライバー２
を経由して送信するものである。ドライバー２のオン、
オフはアンド回路１９の出力２−ａにょシコントロール
される。出力２−ａが“ＬＯＷ″レベルの時にはドライ
バー２はオンとなり、通信用ＬＳＩＩの出力１−ａよシ
のシリアルデータを極性反転してＬＩＮＥに送出し、一
方、出力２−ａが“ＨＩＧＨ”レベルの時にはドライバ
ー２はオフとなシ、ドライバー２の出力はハイ・インピ
ーダンス状態になっている。ハイ・インピーダンス状態
においてのＬＩＮＥの極性はプルダウン抵抗３にょシ“
ＬＯＷ″レベルとなフ、本システムにおいては“ＬＯＷ
″レベルの時が回線上マーク極性（“１“）としている
。

水晶発振器４は通信速度を設定するためのもので、その
出力は通信速度に合わせるための分周回路５を経由して
通信用ＬＳＩＩの送信クロック端子（Ｔｘｃ）に供給さ
れ、またその出力はインバータ回路６を経由してフリッ
プフロップ７．８，１４゜１６及びカウンタ１７のクロ
ックとしても供給される。

デコーダ回路１１はシステムバスからのアドレス線をデ
コードし、通信用ＬＳＩＩのチップセレクト（ＣＳ）端
子及びオア回路１２の一方の入力端子にその出力を供給
する。オア回路１２のもう一方の入力端子には、ＣＰＵ
がＩｌｏに命令を出力する際にシステムバスより送出さ
れるＩＯＷ信号が供給される。オア回路１２の出力はフ
リップフロップ１３のクロックとして用いられる。フリ
ップフロップ１３は、送信ドライバー２をイネーブル、
ディセーブルするときに、ＣＰＵよりのＩ１０命令のＲ
ＴＳＯＮ、ＲＴＳ　ＯＦＦコマンドでセット、リセット
されるフリップフロップである。従来は、フリップ７０
ツブ１３の出力１３−ｂよ、！１）２−ｂを経由してド
ライバー２のコントロールをしていたので、前述の問題
点が発生していた。

本実施例では、Ｂの回路を設け、次のように前ブ７　、
８　、１６、イクスクルーシブオア回路９、アンド回路
１０　、１５　、１９、カウンタ１７、インバータ回路
よシ構成される。

ＣＰＵからＲＴＳ　ＯＮ　コマンドが発行されるとフリ
ップ７０ツブ１３がセットされ、その出力１３−ａはフ
リップフロップ８をセットさせ、ドライバー２をオンと
し、ドライバー２は通信用ＬＳＩＩの７リアル送信デー
タ１−ａ　ｔ−ＬＩＮＥに送出させる。

また、ＣＰＵからＲＴＳ　ＯＦＦコマンドが発行される
とフリップフロップ１３がセット状態からリセット状態
となる。ところが、フリップフロップ１３の出力１３−
ｂはアンド回路１０に供給されており、アンド回路１０
の出力が“１″とならない限りフリップフロップ８はリ
セットされず、ドライバー２もオフとならない。フリッ
プフロップ７は通信用ＬＳＩＩのシリアルデータ１−ａ
によリセット、リセットされる。イクスクルーシプオア
回路９はフリップフロップ７の入力と出力の変化によシ
状態変化（“ＬＯＷ″から“ＨＩＧＨ″）シてフリップ
フロップ１４をセットさせる。イクスクルーシブオア回
路９の出力とフリップフロップ１４の出力とはアンド回
路１５で微分がとられ、アンド回路１５の出力はアンド
回路１０の入力に供給される。したがって、通信用ＬＳ
ＩＩからフラグ送出中にＣＰＵより非同期にＲＴＳ　Ｏ
ＦＦコマンドが発行されても、フラグコード（７ＥＨ）
の“１″送出中はアンド回路１５　、１０の働きにより
フリップフロップ８はリセットされない。アンド回路１
０はフラグの最下位ピットもしくは最上位ビットでの極
性変換のときにのみ有効となり、このときフリップフロ
ップをリセットさせ、アンド回路１９を経由してドライ
バー２をオフさせる。

本実施例のもう一つの特徴は、フリップフロップ８のセ
ット状態からリセット状態へのスイッチング時間、アン
ド回路１９のスイッチング時間の遅れ及びドライバーオ
フ時のトランジェントノイズによる相手装置へのデータ
化けを防止するための回路構成を具備していることであ
る。データ化けの防止のため、アンド回路１０がオンと
なった時フリップフロップ１６がセットされ、その出力
をカウンタ１７のイネーブル端子（Ｅ）に供給してカウ
ントを開始させ、カウンタ出力（Ｃａ）がオンとなるま
でフリップフロップ１６をセット状態とするとともにア
ンド回路１９を経由してドライバー２をオンとしている
。カウンタ１７は、インバータ回路１８が“ＬＯＷ″に
なることにより、カウンタ入力状態をロード（本回路で
は“７″の設定）してイネーブル端子（Ｅ）が“ＨＩＧ
Ｈ”になったときカウントが開始されカウントが７から
数えて１５になった時出力（Ｃａ）が“ＬＯＷ″′から
“ＨＩ　ＧＨ”　になる。上記回路構成で、ＬＩＮＥ上
へ“１″の連続データを８ケ送出させ、すなわち、アボ
ート送出全行ない、相手装置の同期の確立を無効とさせ
、次のフラグデータが入力されない限り、同期の確立が
出来ないようにしてドライバーオフ時の問題点を除去し
、スルプツトの優れた装置を提供することを可能として
いる。

第２図は、本発明の実施例の動作タイミングを示したタ
イムチャート図でアク、フレームの開始である開始フラ
グの送出及びフレームの終シである終結フラグを送出す
るときのタイミングを示しっている。以下第２図のフロ
ーチャートにしたがった動作説明を行なう。

ＣＰＵよりＲＴＳＯＮコマンドが発行される（第２図（
ｂ））ことにより７リツプフロツプ１３がセットされ（
第２図（ｄ）　’）　、フリップフロップ８がセットさ
れ（第２図（ｅ））、ドライバー２がオンとなる（第２
図（ホ））。ＣＰＵが通信用ＬＳＩＩに対しＴｘ　ＥＮ
コマンドを発行する（第２図（ｂ））ことによりＬＩＮ
Ｅへ開始フラグ、第３図（ａｌのフレームフォーマット
に示すデータが順次送出される（第２図（ｃ）　）。終
結フラグ送出後ＣＰＵよりＲＴＳ　ＯＦＦコマンドが発
行される（第２図（ｂ））。本例は、フラグの６ビツト
目送出中にＲＴＳ　ＯＦＦコマンドを発行した場合であ
る。ＲＴＳ　ＯＦＦコマンドの発行にょυフリップフロ
ップ１３がリセットされるが（第２図（ｄ））、フリッ
プフロップ７はフラグの最上位ピットが来るまで信号の
特性が変化しない（第２図（ｇ））ため、イクスクルー
シブオア回路９も状態変化しない（第２図（ｈ））。フ
リップフロップ７は最上位８ビット目送出時に状態変化
して（第２図（ｇ））、イクスクルーシプオア回路９は
第２図（ｈ）に示すごときタイミング信号となシ、これ
によりフリップフロップ１４がセットされ（第２図（ｉ
）　）、アンド回路１５の出力によりフリップフロップ
８がリセットされ（第２図（ｅ））ドライバー２をオフ
させにくいが、このときアンド回路１０によシ（第２図
（ｊ））フリップフロップ１６がオンとなるので、カウ
ンタ１７の出力（Ｃａ）が“ＬＯＷ″からＨＩＧＨにな
るまでＬＩＮＥ上に“１″′の連続データを８ケ（ＡＢ
ＯＲＴ）送出するまで、ドライバー２をオンとさせフラ
グコードが化けて偽データ送出になること防止している
。

尚、上記実施例の回路は通信ＬＳＩＩに対しＴｘＥＮＢ
コマンドを発行して、送信ホールドレジスタ（ＴＨＲ）
に送信データがロードされない時、もしくはＦＣ８送出
後連続的にフラグを送出させるオートフラグモードを使
用する時の説明である。

（発明の効果） 以上詳細に説明したように、本発明によれば、ＣＰＵ等
により送信ドライバーのオン、オフが送信タイミング信
号と非同期に制御される装置において、ドライバーオフ
時のデータ化けを防止することが可能となり、より優れ
たスルプツト向上の高速データ転送システムを構築する
ことが可能である。

また、本発明は、ポイントッーポイントシステム、ＨＤ
ＬＣループ及び１本の回線にて接続されているパーティ
ライン方式のワークステーションシステム等に利用可能
でめる。

【図面の簡単な説明】

第１図は本発明の一実施例の回路図、第２図は第１図の
回路の動作タイミング図、第３図は従来技術を説明する
図である。 １・・・通信用ＬＳＩ、２・・・送信ドライバー、７゜
８　、１３　、１４　、１６・・・フリップフロップ、
９・・・イクスクルーシプオア回路、１０　、１５　、
１９・・・アンド回路、１７・・・カウンタ

Claims (1)

【特許請求の範囲】
1. 送信ドライバーが送信タイミング信号と非同期に制御さ
   れるシリアルデータ転送装置において、送信データの極
   性の変化点が検出されるまで送信ドライバーの制御を無
   効とする第１の手段と、送信ドライバーオフの際、フラ
   グ送出後にアボート送出を行ない相手装置に対し同期の
   確立を中断させる第２の手段を設けたことを特徴とする
   シリアルデータ転送装置。