JPH0543141B2 - - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はマイクロプロセツサ（以下CPUとい
う）システム等のシステムバスに接続され、送信
タイミング信号と非同期に送信ドライバーを制御
するシリアルデータ転送装置に関するものであ
る。

（従来の技術） 従来のシリアルデータ転送装置は第１図の回路
Ｂを除いた構成をとり、CPUシステムバスに接
続された通信用LSI、送信ドライバー等より成
る。シリアルデータ転送装置のフレーム同期
（HDLC）方式におけるフレームフオーマツトは
第３図ａに示すようにフラグ“Ｆ”（コード＝
7E_H）にかこまれた構成になつている。また通信
方式としてはたとえば、回線へのあるいは回線か
らの入出力信号にデータ“１”を送る時は状態を
変化させず、“０”を送る時は状態を変化させる
NRZI方式が使用される。

従来装置を用いたシステムでは、第３図ｂに示
すように、送信側ではCPUからのＩ／Ｏ命令で
RTS ONコマンドを発行して送信ドライバーの
イネーブル操作を行ない、データ送出後、割込処
理により、RTS OFFコマンドを発行して送信ド
ライバーのデイセーブル操作を送信タイミング信
号と非同期に行なつていた。このようなシステム
において、フラグ“Ｆ”送出の途中で送信ドライ
バーがデイセーブルされると、回線上にフラグコ
ード７E_H以外の中途半端なデータ“ａ”が送出
され、それを受信側で受け第３図ｃに示すように
メモリに格納される。受信したデータを格納して
いるメモリをCPU等により見に行つた時、特に
監視フレーム等においては、余分にデータがメモ
リ上に格納されているため、システムは無効フー
ム扱いとなり再送動作に入つてしまう。

一方、上記システムでは送信ドライバーオフ時
にデータ化けが発生する。第３図ｄはこのときの
タイムチヤートである。フラグＦの“１”を送出
中に送信ドライバーをデイセーブルとするRTS
OFFコマンドをCPUより発行された時、送信ク
ロツク_XCに関係なくドライバーがデイセーブル
状態からハイ・インピーダンス状態になるため、
送出データは“１”であるがライン上の送信デー
タはネガテイブ極性（“０”）からポジテイブ極性
（“１”）に変化してフラグコード以外のデータと
なる。第３図ｄのタイムチヤートではコード
“EE_H”となる。

（発明が解決しようとする問題点） CPUより送信タイミング信号と非同期にＩ／
Ｏ命令等を発行して送信ドライバーを制御する方
式では、受信側にて中途半端なデータを受信する
恐れがある。このため、送信側はフレームフオー
マツトのＩフイールド部等に有効転送バイト数を
表示して送り、受信側はそれをチエツクして有効
転送バイト数のデータのみを取り扱う等の方法が
採られてきた。しかしながら、この方法において
は、送、受信側は常に有効転送数を知つておく必
要があり、また転送データ以外に有効転送バイト
数の表示をして送出するため、データ転送時間の
ロス、受信したデータのメモリからの有効転送バ
イト表示の削除が必要となるという問題があつ
た。

本発明は以上述べた問題点を除去し、スルプツ
トの優れたシリアルデータ転送装置を提供するこ
とを目的とする。

（問題点を解決するための手段） 本発明は、送信ドライバーが送信タイミング信
号と非同期に制御されるシリアルデータ転送装置
を対象とし、前記従来技術の問題点を解決するた
め、送信データの極性の変化点が検出されるまで
送信ドライバーの制御を無効とする第１の手段
と、送信ドライバーオフの際、フラグ送出後にア
ボート送出を行ない相手装置に対し同期の確立を
中断させる第２の手段を設けるようにしたもので
ある。

（作 用） 本発明において、第１の手段は送信データの極
性の変化点を検出するまで送信ドライバーの制御
を無効とするので、必ず終結フラグの最終ビツト
までデータ保証してフラグコードが偽データとな
ることを防止する。また、第２の手段はドライバ
ーオフ時のアボート送出により相手装置に対し同
期の確立を中断させるので、トランジエントノイ
ズが防止できるようになる。したがつて、スルプ
ツトの優れたシリアルデータ転送装置が提供で
き、前記従来技術の問題点が解決される。

（実施例） 以下本発明の一実施例のシリアルデータ転送装
置について詳細に説明する。

第１図は本実施例を示す回路図で、図中１はマ
イクロプロセツサ（以下CPUという）システム
等のシステムバスに接続されている通信用LSIで
ある。通信用LSI１はシリアルからパラレル及び
パラレルからシリアルのデータ変換の制御を行な
い、本装置と接続されている相手装置に対し、シ
リアル送信データを送信ドライバー２を経由して
送信するものである。ドライバー２のオン、オフ
はアンド回路１９の出力２−ａによりコントロー
ルされる。出力２−ａが“LOW”レベルの時に
はドライバー２はオンとなり、通信用LSI１の出
力１−ａよりのシリアルデータを極性反転して
LINEに送出し、一方、出力２−ａが“HIGH”
レベルの時にはドライバー２はオフとなり、ドラ
イバー２の出力はハイ・インピーダンス状態にな
つている。ハイ・インピーダンス状態においての
LINEの極性はプルダウン抵抗３により“LOW”
レベルとなり、本システムにおいては“LOW”
レベルの時が回線上マーク極性（‘１”）として
いる。水晶発振器４は通信速度を設定するための
もので、その出力は通信速度に合わせるための分
周回路５を経由して通信用LSI１の送信クロツク
端子_XCに供給され、またその出力はインバータ
回路６を経由してフリツプフロツプ７，８，１
４，１６及びカウンタ１７のクロツクとしても供
給される。デコーダ回路１１はシステムバスから
のアドレス線をデコードし、通信用LSI１のチツ
プセレクトCS端子及びオア回路１２の一方の入
力端子にその出力を供給する。オア回路１２のも
う一方の入力端子には、CPUがＩ／Ｏに命令を
出力する際にシステムバスより送出される
信号が供給される。オア回路１２の出力はフリツ
プフロツプ１３のクロツクとして用いられる。フ
リツプフロツプ１３は、送信ドライバー２をイネ
ーブル、デイセーブルするときに、CPUよりの
Ｉ／Ｏ命令のRTS ON、RTS OFFコマンドで
セツト、リセツトされるフリツプフロツプであ
る。従来は、フリツプフロツプ１３の出力１３−
ｂより２−ｂを経由してドライバー２のコントロ
ールをしていたので、前述の問題点が発生してい
た。

本実施例では、Ｂの回路を設け、次のように前
述の問題点を解決した。回路Ｂは、フリツプフロ
ツプ７，８，１６、イクスクルーシブオア回路
９、アンド回路１０，１５，１９、カウンタ１
７、インバータ回路より構成される。

CPUからRTS ONコマンドが発行されるとフ
リツプフロツプ１３がセツトされ、その出力１３
−ａはフリツプフロツプ８をセツトさせ、ドライ
バー２をオンとし、ドライバー２は通信用LSI１
のシリアル送信データ１−ａをLINEに送出させ
る。また、CPUからRTS OFFコマンドが発行さ
れるとフリツプフロツプ１３がセツト状態からリ
セツト状態となる。ところが、フリツプフロツプ
１３の出力１３−ｂはアンド回路１０に供給され
ており、アンド回路１０の出力が“１”とならな
い限りフリツプフロツプ８はリセツトされず、ド
ライバー２もオフとならない。フリツプフロツプ
７は通信用LSI１のシリアルデータ１−ａにより
セツト、リセツトされる。イクスクルーシブオア
回路９はフリツプフロツプ７の入力と出力の変化
により状態変化（“LOW”から“HIGH”）して
フリツプフロツプ１４をセツトさせる。イクスク
ルーシブオア回路９の出力とフリツプフロツプ１
４の出力とはアンド回路１５で微分がとられ、ア
ンド回路１５の出力はアンド回路１０の入力に供
給される。したがつて、通信用LSI１からフラグ
送出中にCPUより非同期にRTS OFFコマンドが
発行されても、フラグコード７E_Hの“１”送出
中はアンド回路１５，１０の働きによりフリツプ
フロツプ８はリセツトされない。アンド回路１０
はフラグの最下位ビツトもしくは最上位ビツトで
の極性変換のときにのみ有効となり、このときフ
リツプフロツプをリセツトさせ、アンド回路１９
を経由してドライバー２をオフさせる。

本実施例のもう一つの特徴は、フリツプフロツ
プ８のセツト状態からリセツト状態へのスイツチ
ング時間、アンド回路１９のスイツチング時間の
遅れ及びドライバーオフ時のトランジエントノイ
ズによる相手装置へのデータ化けを防止するため
の回路構成を具備していることである。データ化
けの防止のため、アンド回路１０がオンとなつた
時フリツプフロツプ１６がセツトされ、その出力
をカウンタ１７のイネーブル端子Ｅに供給してカ
ウントを開始させ、カウンタ出力Caがオンとな
るまでフリツプフロツプ１６をセツト状態とする
とともにアンド回路１９を経由してドライバー２
をオンとしている。カウンタ１７は、インバータ
回路１８が“LOW”になることにより、カウン
タ入力状態をロード（本回路では“７”の設定）
してイネーブル端子Ｅが“HIGH”になつたとき
カウントが開始されカウントが７から数えて15に
なつた時出力Caが“LOW”から“HIGH”にな
る。上記回路構成で、LINE上へ“１”の連続デ
ータを８ケ送出させ、すなわち、アボート送出を
行ない、相手装置の同期の確立を無効とさせ、次
のフラグデータが入力されない限り、同期の確立
が出来ないようにしてドライバーオフ時の問題点
を除去し、スルプツトの優れた装置を提供するこ
とを可能としている。

第２図は、本発明の実施例の動作タイミングを
示したタイムチヤート図であり、フレームの開始
である開始フラグの送出及びフレームの終りであ
る終結フラグを送出するときのタイミングを示し
たものである。_XCはシリアル送信データを送出
するためのタイミング信号で、_XCの立下りから
次の立下りまでの時間が送出データの１ビツトの
長さとなつている。以下第２図のフローチヤート
にしたがつた動作説明を行なう。

CPUよりRTS ONコマンドが発行される（第
２図ｂ）ことによりフリツプフロツプ１３がセツ
トされ（第２図ｄ）、フリツプフロツプ８がセツ
トされ（第２図ｅ）、ドライバー２がオンとなる
（第２図ｍ）。CPUが通信用LSI１に対しT_X EN
コマンドを発行する（第２図ｂ）ことにより
LINEへ開始フラグ、第３図ａのフレームフオー
マツトに示すデータが順次送出される（第２図
ｃ）。終結フラグ送出後CPUよりRTS OFFコマ
ンドが発行される（第２図ｂ）。本例は、フラグ
の６ビツト目送出中にRTS OFFコマンドを発行
した場合である。RTS OFFコマンドの発行によ
りフリツプフロツプ１３がリセツトされるが（第
２図ｄ）、フリツプフロツプ７はフラグの最上位
ビツトが来るまで信号の特性が変化しない（第２
図ｇ）ため、イクスクルーシブオア回路９も状態
変化しない（第２図ｈ）。フリツプフロツプ７は
最上位８ビツト目送出時に状態変化して（第２図
ｇ）、イクスクルーシブオア回路９は第２図ｈに
示すごときタイミング信号となり、これによりフ
リツプフロツプ１４がセツトされ（第２図ｉ）、
アンド回路１５の出力によりフリツプフロツプ８
がリセツトされ（第２図ｅ）ドライバー２をオフ
させにくいが、このときアンド回路１０により
（第２図ｊ）フリツプフロツプ１６がオンとなる
ので、カウンタ１７の出力Caが“LOW”から
HIGHになるまでLINE上に“１”の連続データ
を８ケ（ABORT）送出するまで、ドライバー２
をオンとさせフラグコードが化けて偽データ送出
になること防止している。

尚、上記実施例の回路は通信用LSI１に対しT_X
ENBコマンドを発行して、送信ホールドレジス
タ（THR）に送信データがロードされない時、
もしくはFCS送出後連続的にフラグを送出させる
オートフラグモードを使用する時の説明である。

（発明の効果） 以上詳細に説明したように、本発明によれば、
CPU等により送信ドライバーのオン、オフが送
信タイミング信号と非同期に制御される装置にお
いて、ドライバーオフ時のデータ化けを防止する
ことが可能となり、より優れたスルプツト向上の
高速データ転送システムを構築することが可能で
ある。

また、本発明は、ポイントツーポイントシステ
ム、HDLCループ及び１本の回線にて接続されて
いるパーテイライン方式のワークステーシヨンシ
ステム等に利用可能である。

【図面の簡単な説明】

第１図は本発明の一実施例の回路図、第２図は
第１図の回路の動作タイミング図、第３図は従来
技術を説明する図である。 １…通信用LSI、２…送信ドライバー、７，
８，１３，１４，１６…フリツプフロツプ、９…
イクスクルーシブオア回路、１０，１５，１９…
アンド回路、１７…カウンタ。

Claims (1)

1. 【特許請求の範囲】 １ 送信ドライバーが送信タイミング信号と非同
   期に制御されるシリアルデータ転送装置におい
   て、 送信データの極性の変化点が検出されるまで送
   信ドライバーの制御を無効とする第１の手段と、 送信ドライバーオフの際、フラグ送出後にアボ
   ート送出を行ない相手装置に対し同期の確立を中
   断させる第２の手段を設けたことを特徴とするシ
   リアルデータ転送装置。