JPH0543141B2 - - Google Patents
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- JPH0543141B2 JPH0543141B2 JP62016255A JP1625587A JPH0543141B2 JP H0543141 B2 JPH0543141 B2 JP H0543141B2 JP 62016255 A JP62016255 A JP 62016255A JP 1625587 A JP1625587 A JP 1625587A JP H0543141 B2 JPH0543141 B2 JP H0543141B2
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- Japan
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- circuit
- driver
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- 230000005540 biological transmission Effects 0.000 claims description 31
- 238000012546 transfer Methods 0.000 claims description 13
- 238000004891 communication Methods 0.000 description 14
- 238000000034 method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000001052 transient effect Effects 0.000 description 2
- 101150046174 NIP2-1 gene Proteins 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- 238000012544 monitoring process Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
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- Computer And Data Communications (AREA)
- Information Transfer Systems (AREA)
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明はマイクロプロセツサ(以下CPUとい
う)システム等のシステムバスに接続され、送信
タイミング信号と非同期に送信ドライバーを制御
するシリアルデータ転送装置に関するものであ
る。
う)システム等のシステムバスに接続され、送信
タイミング信号と非同期に送信ドライバーを制御
するシリアルデータ転送装置に関するものであ
る。
(従来の技術)
従来のシリアルデータ転送装置は第1図の回路
Bを除いた構成をとり、CPUシステムバスに接
続された通信用LSI、送信ドライバー等より成
る。シリアルデータ転送装置のフレーム同期
(HDLC)方式におけるフレームフオーマツトは
第3図aに示すようにフラグ“F”(コード=
7EH)にかこまれた構成になつている。また通信
方式としてはたとえば、回線へのあるいは回線か
らの入出力信号にデータ“1”を送る時は状態を
変化させず、“0”を送る時は状態を変化させる
NRZI方式が使用される。
Bを除いた構成をとり、CPUシステムバスに接
続された通信用LSI、送信ドライバー等より成
る。シリアルデータ転送装置のフレーム同期
(HDLC)方式におけるフレームフオーマツトは
第3図aに示すようにフラグ“F”(コード=
7EH)にかこまれた構成になつている。また通信
方式としてはたとえば、回線へのあるいは回線か
らの入出力信号にデータ“1”を送る時は状態を
変化させず、“0”を送る時は状態を変化させる
NRZI方式が使用される。
従来装置を用いたシステムでは、第3図bに示
すように、送信側ではCPUからのI/O命令で
RTS ONコマンドを発行して送信ドライバーの
イネーブル操作を行ない、データ送出後、割込処
理により、RTS OFFコマンドを発行して送信ド
ライバーのデイセーブル操作を送信タイミング信
号と非同期に行なつていた。このようなシステム
において、フラグ“F”送出の途中で送信ドライ
バーがデイセーブルされると、回線上にフラグコ
ード7EH以外の中途半端なデータ“a”が送出
され、それを受信側で受け第3図cに示すように
メモリに格納される。受信したデータを格納して
いるメモリをCPU等により見に行つた時、特に
監視フレーム等においては、余分にデータがメモ
リ上に格納されているため、システムは無効フー
ム扱いとなり再送動作に入つてしまう。
すように、送信側ではCPUからのI/O命令で
RTS ONコマンドを発行して送信ドライバーの
イネーブル操作を行ない、データ送出後、割込処
理により、RTS OFFコマンドを発行して送信ド
ライバーのデイセーブル操作を送信タイミング信
号と非同期に行なつていた。このようなシステム
において、フラグ“F”送出の途中で送信ドライ
バーがデイセーブルされると、回線上にフラグコ
ード7EH以外の中途半端なデータ“a”が送出
され、それを受信側で受け第3図cに示すように
メモリに格納される。受信したデータを格納して
いるメモリをCPU等により見に行つた時、特に
監視フレーム等においては、余分にデータがメモ
リ上に格納されているため、システムは無効フー
ム扱いとなり再送動作に入つてしまう。
一方、上記システムでは送信ドライバーオフ時
にデータ化けが発生する。第3図dはこのときの
タイムチヤートである。フラグFの“1”を送出
中に送信ドライバーをデイセーブルとするRTS
OFFコマンドをCPUより発行された時、送信ク
ロツクXCに関係なくドライバーがデイセーブル
状態からハイ・インピーダンス状態になるため、
送出データは“1”であるがライン上の送信デー
タはネガテイブ極性(“0”)からポジテイブ極性
(“1”)に変化してフラグコード以外のデータと
なる。第3図dのタイムチヤートではコード
“EEH”となる。
にデータ化けが発生する。第3図dはこのときの
タイムチヤートである。フラグFの“1”を送出
中に送信ドライバーをデイセーブルとするRTS
OFFコマンドをCPUより発行された時、送信ク
ロツクXCに関係なくドライバーがデイセーブル
状態からハイ・インピーダンス状態になるため、
送出データは“1”であるがライン上の送信デー
タはネガテイブ極性(“0”)からポジテイブ極性
(“1”)に変化してフラグコード以外のデータと
なる。第3図dのタイムチヤートではコード
“EEH”となる。
(発明が解決しようとする問題点)
CPUより送信タイミング信号と非同期にI/
O命令等を発行して送信ドライバーを制御する方
式では、受信側にて中途半端なデータを受信する
恐れがある。このため、送信側はフレームフオー
マツトのIフイールド部等に有効転送バイト数を
表示して送り、受信側はそれをチエツクして有効
転送バイト数のデータのみを取り扱う等の方法が
採られてきた。しかしながら、この方法において
は、送、受信側は常に有効転送数を知つておく必
要があり、また転送データ以外に有効転送バイト
数の表示をして送出するため、データ転送時間の
ロス、受信したデータのメモリからの有効転送バ
イト表示の削除が必要となるという問題があつ
た。
O命令等を発行して送信ドライバーを制御する方
式では、受信側にて中途半端なデータを受信する
恐れがある。このため、送信側はフレームフオー
マツトのIフイールド部等に有効転送バイト数を
表示して送り、受信側はそれをチエツクして有効
転送バイト数のデータのみを取り扱う等の方法が
採られてきた。しかしながら、この方法において
は、送、受信側は常に有効転送数を知つておく必
要があり、また転送データ以外に有効転送バイト
数の表示をして送出するため、データ転送時間の
ロス、受信したデータのメモリからの有効転送バ
イト表示の削除が必要となるという問題があつ
た。
本発明は以上述べた問題点を除去し、スルプツ
トの優れたシリアルデータ転送装置を提供するこ
とを目的とする。
トの優れたシリアルデータ転送装置を提供するこ
とを目的とする。
(問題点を解決するための手段)
本発明は、送信ドライバーが送信タイミング信
号と非同期に制御されるシリアルデータ転送装置
を対象とし、前記従来技術の問題点を解決するた
め、送信データの極性の変化点が検出されるまで
送信ドライバーの制御を無効とする第1の手段
と、送信ドライバーオフの際、フラグ送出後にア
ボート送出を行ない相手装置に対し同期の確立を
中断させる第2の手段を設けるようにしたもので
ある。
号と非同期に制御されるシリアルデータ転送装置
を対象とし、前記従来技術の問題点を解決するた
め、送信データの極性の変化点が検出されるまで
送信ドライバーの制御を無効とする第1の手段
と、送信ドライバーオフの際、フラグ送出後にア
ボート送出を行ない相手装置に対し同期の確立を
中断させる第2の手段を設けるようにしたもので
ある。
(作 用)
本発明において、第1の手段は送信データの極
性の変化点を検出するまで送信ドライバーの制御
を無効とするので、必ず終結フラグの最終ビツト
までデータ保証してフラグコードが偽データとな
ることを防止する。また、第2の手段はドライバ
ーオフ時のアボート送出により相手装置に対し同
期の確立を中断させるので、トランジエントノイ
ズが防止できるようになる。したがつて、スルプ
ツトの優れたシリアルデータ転送装置が提供で
き、前記従来技術の問題点が解決される。
性の変化点を検出するまで送信ドライバーの制御
を無効とするので、必ず終結フラグの最終ビツト
までデータ保証してフラグコードが偽データとな
ることを防止する。また、第2の手段はドライバ
ーオフ時のアボート送出により相手装置に対し同
期の確立を中断させるので、トランジエントノイ
ズが防止できるようになる。したがつて、スルプ
ツトの優れたシリアルデータ転送装置が提供で
き、前記従来技術の問題点が解決される。
(実施例)
以下本発明の一実施例のシリアルデータ転送装
置について詳細に説明する。
置について詳細に説明する。
第1図は本実施例を示す回路図で、図中1はマ
イクロプロセツサ(以下CPUという)システム
等のシステムバスに接続されている通信用LSIで
ある。通信用LSI1はシリアルからパラレル及び
パラレルからシリアルのデータ変換の制御を行な
い、本装置と接続されている相手装置に対し、シ
リアル送信データを送信ドライバー2を経由して
送信するものである。ドライバー2のオン、オフ
はアンド回路19の出力2−aによりコントロー
ルされる。出力2−aが“LOW”レベルの時に
はドライバー2はオンとなり、通信用LSI1の出
力1−aよりのシリアルデータを極性反転して
LINEに送出し、一方、出力2−aが“HIGH”
レベルの時にはドライバー2はオフとなり、ドラ
イバー2の出力はハイ・インピーダンス状態にな
つている。ハイ・インピーダンス状態においての
LINEの極性はプルダウン抵抗3により“LOW”
レベルとなり、本システムにおいては“LOW”
レベルの時が回線上マーク極性(‘1”)として
いる。水晶発振器4は通信速度を設定するための
もので、その出力は通信速度に合わせるための分
周回路5を経由して通信用LSI1の送信クロツク
端子XCに供給され、またその出力はインバータ
回路6を経由してフリツプフロツプ7,8,1
4,16及びカウンタ17のクロツクとしても供
給される。デコーダ回路11はシステムバスから
のアドレス線をデコードし、通信用LSI1のチツ
プセレクトCS端子及びオア回路12の一方の入
力端子にその出力を供給する。オア回路12のも
う一方の入力端子には、CPUがI/Oに命令を
出力する際にシステムバスより送出される
信号が供給される。オア回路12の出力はフリツ
プフロツプ13のクロツクとして用いられる。フ
リツプフロツプ13は、送信ドライバー2をイネ
ーブル、デイセーブルするときに、CPUよりの
I/O命令のRTS ON、RTS OFFコマンドで
セツト、リセツトされるフリツプフロツプであ
る。従来は、フリツプフロツプ13の出力13−
bより2−bを経由してドライバー2のコントロ
ールをしていたので、前述の問題点が発生してい
た。
イクロプロセツサ(以下CPUという)システム
等のシステムバスに接続されている通信用LSIで
ある。通信用LSI1はシリアルからパラレル及び
パラレルからシリアルのデータ変換の制御を行な
い、本装置と接続されている相手装置に対し、シ
リアル送信データを送信ドライバー2を経由して
送信するものである。ドライバー2のオン、オフ
はアンド回路19の出力2−aによりコントロー
ルされる。出力2−aが“LOW”レベルの時に
はドライバー2はオンとなり、通信用LSI1の出
力1−aよりのシリアルデータを極性反転して
LINEに送出し、一方、出力2−aが“HIGH”
レベルの時にはドライバー2はオフとなり、ドラ
イバー2の出力はハイ・インピーダンス状態にな
つている。ハイ・インピーダンス状態においての
LINEの極性はプルダウン抵抗3により“LOW”
レベルとなり、本システムにおいては“LOW”
レベルの時が回線上マーク極性(‘1”)として
いる。水晶発振器4は通信速度を設定するための
もので、その出力は通信速度に合わせるための分
周回路5を経由して通信用LSI1の送信クロツク
端子XCに供給され、またその出力はインバータ
回路6を経由してフリツプフロツプ7,8,1
4,16及びカウンタ17のクロツクとしても供
給される。デコーダ回路11はシステムバスから
のアドレス線をデコードし、通信用LSI1のチツ
プセレクトCS端子及びオア回路12の一方の入
力端子にその出力を供給する。オア回路12のも
う一方の入力端子には、CPUがI/Oに命令を
出力する際にシステムバスより送出される
信号が供給される。オア回路12の出力はフリツ
プフロツプ13のクロツクとして用いられる。フ
リツプフロツプ13は、送信ドライバー2をイネ
ーブル、デイセーブルするときに、CPUよりの
I/O命令のRTS ON、RTS OFFコマンドで
セツト、リセツトされるフリツプフロツプであ
る。従来は、フリツプフロツプ13の出力13−
bより2−bを経由してドライバー2のコントロ
ールをしていたので、前述の問題点が発生してい
た。
本実施例では、Bの回路を設け、次のように前
述の問題点を解決した。回路Bは、フリツプフロ
ツプ7,8,16、イクスクルーシブオア回路
9、アンド回路10,15,19、カウンタ1
7、インバータ回路より構成される。
述の問題点を解決した。回路Bは、フリツプフロ
ツプ7,8,16、イクスクルーシブオア回路
9、アンド回路10,15,19、カウンタ1
7、インバータ回路より構成される。
CPUからRTS ONコマンドが発行されるとフ
リツプフロツプ13がセツトされ、その出力13
−aはフリツプフロツプ8をセツトさせ、ドライ
バー2をオンとし、ドライバー2は通信用LSI1
のシリアル送信データ1−aをLINEに送出させ
る。また、CPUからRTS OFFコマンドが発行さ
れるとフリツプフロツプ13がセツト状態からリ
セツト状態となる。ところが、フリツプフロツプ
13の出力13−bはアンド回路10に供給され
ており、アンド回路10の出力が“1”とならな
い限りフリツプフロツプ8はリセツトされず、ド
ライバー2もオフとならない。フリツプフロツプ
7は通信用LSI1のシリアルデータ1−aにより
セツト、リセツトされる。イクスクルーシブオア
回路9はフリツプフロツプ7の入力と出力の変化
により状態変化(“LOW”から“HIGH”)して
フリツプフロツプ14をセツトさせる。イクスク
ルーシブオア回路9の出力とフリツプフロツプ1
4の出力とはアンド回路15で微分がとられ、ア
ンド回路15の出力はアンド回路10の入力に供
給される。したがつて、通信用LSI1からフラグ
送出中にCPUより非同期にRTS OFFコマンドが
発行されても、フラグコード7EHの“1”送出
中はアンド回路15,10の働きによりフリツプ
フロツプ8はリセツトされない。アンド回路10
はフラグの最下位ビツトもしくは最上位ビツトで
の極性変換のときにのみ有効となり、このときフ
リツプフロツプをリセツトさせ、アンド回路19
を経由してドライバー2をオフさせる。
リツプフロツプ13がセツトされ、その出力13
−aはフリツプフロツプ8をセツトさせ、ドライ
バー2をオンとし、ドライバー2は通信用LSI1
のシリアル送信データ1−aをLINEに送出させ
る。また、CPUからRTS OFFコマンドが発行さ
れるとフリツプフロツプ13がセツト状態からリ
セツト状態となる。ところが、フリツプフロツプ
13の出力13−bはアンド回路10に供給され
ており、アンド回路10の出力が“1”とならな
い限りフリツプフロツプ8はリセツトされず、ド
ライバー2もオフとならない。フリツプフロツプ
7は通信用LSI1のシリアルデータ1−aにより
セツト、リセツトされる。イクスクルーシブオア
回路9はフリツプフロツプ7の入力と出力の変化
により状態変化(“LOW”から“HIGH”)して
フリツプフロツプ14をセツトさせる。イクスク
ルーシブオア回路9の出力とフリツプフロツプ1
4の出力とはアンド回路15で微分がとられ、ア
ンド回路15の出力はアンド回路10の入力に供
給される。したがつて、通信用LSI1からフラグ
送出中にCPUより非同期にRTS OFFコマンドが
発行されても、フラグコード7EHの“1”送出
中はアンド回路15,10の働きによりフリツプ
フロツプ8はリセツトされない。アンド回路10
はフラグの最下位ビツトもしくは最上位ビツトで
の極性変換のときにのみ有効となり、このときフ
リツプフロツプをリセツトさせ、アンド回路19
を経由してドライバー2をオフさせる。
本実施例のもう一つの特徴は、フリツプフロツ
プ8のセツト状態からリセツト状態へのスイツチ
ング時間、アンド回路19のスイツチング時間の
遅れ及びドライバーオフ時のトランジエントノイ
ズによる相手装置へのデータ化けを防止するため
の回路構成を具備していることである。データ化
けの防止のため、アンド回路10がオンとなつた
時フリツプフロツプ16がセツトされ、その出力
をカウンタ17のイネーブル端子Eに供給してカ
ウントを開始させ、カウンタ出力Caがオンとな
るまでフリツプフロツプ16をセツト状態とする
とともにアンド回路19を経由してドライバー2
をオンとしている。カウンタ17は、インバータ
回路18が“LOW”になることにより、カウン
タ入力状態をロード(本回路では“7”の設定)
してイネーブル端子Eが“HIGH”になつたとき
カウントが開始されカウントが7から数えて15に
なつた時出力Caが“LOW”から“HIGH”にな
る。上記回路構成で、LINE上へ“1”の連続デ
ータを8ケ送出させ、すなわち、アボート送出を
行ない、相手装置の同期の確立を無効とさせ、次
のフラグデータが入力されない限り、同期の確立
が出来ないようにしてドライバーオフ時の問題点
を除去し、スルプツトの優れた装置を提供するこ
とを可能としている。
プ8のセツト状態からリセツト状態へのスイツチ
ング時間、アンド回路19のスイツチング時間の
遅れ及びドライバーオフ時のトランジエントノイ
ズによる相手装置へのデータ化けを防止するため
の回路構成を具備していることである。データ化
けの防止のため、アンド回路10がオンとなつた
時フリツプフロツプ16がセツトされ、その出力
をカウンタ17のイネーブル端子Eに供給してカ
ウントを開始させ、カウンタ出力Caがオンとな
るまでフリツプフロツプ16をセツト状態とする
とともにアンド回路19を経由してドライバー2
をオンとしている。カウンタ17は、インバータ
回路18が“LOW”になることにより、カウン
タ入力状態をロード(本回路では“7”の設定)
してイネーブル端子Eが“HIGH”になつたとき
カウントが開始されカウントが7から数えて15に
なつた時出力Caが“LOW”から“HIGH”にな
る。上記回路構成で、LINE上へ“1”の連続デ
ータを8ケ送出させ、すなわち、アボート送出を
行ない、相手装置の同期の確立を無効とさせ、次
のフラグデータが入力されない限り、同期の確立
が出来ないようにしてドライバーオフ時の問題点
を除去し、スルプツトの優れた装置を提供するこ
とを可能としている。
第2図は、本発明の実施例の動作タイミングを
示したタイムチヤート図であり、フレームの開始
である開始フラグの送出及びフレームの終りであ
る終結フラグを送出するときのタイミングを示し
たものである。XCはシリアル送信データを送出
するためのタイミング信号で、XCの立下りから
次の立下りまでの時間が送出データの1ビツトの
長さとなつている。以下第2図のフローチヤート
にしたがつた動作説明を行なう。
示したタイムチヤート図であり、フレームの開始
である開始フラグの送出及びフレームの終りであ
る終結フラグを送出するときのタイミングを示し
たものである。XCはシリアル送信データを送出
するためのタイミング信号で、XCの立下りから
次の立下りまでの時間が送出データの1ビツトの
長さとなつている。以下第2図のフローチヤート
にしたがつた動作説明を行なう。
CPUよりRTS ONコマンドが発行される(第
2図b)ことによりフリツプフロツプ13がセツ
トされ(第2図d)、フリツプフロツプ8がセツ
トされ(第2図e)、ドライバー2がオンとなる
(第2図m)。CPUが通信用LSI1に対しTX EN
コマンドを発行する(第2図b)ことにより
LINEへ開始フラグ、第3図aのフレームフオー
マツトに示すデータが順次送出される(第2図
c)。終結フラグ送出後CPUよりRTS OFFコマ
ンドが発行される(第2図b)。本例は、フラグ
の6ビツト目送出中にRTS OFFコマンドを発行
した場合である。RTS OFFコマンドの発行によ
りフリツプフロツプ13がリセツトされるが(第
2図d)、フリツプフロツプ7はフラグの最上位
ビツトが来るまで信号の特性が変化しない(第2
図g)ため、イクスクルーシブオア回路9も状態
変化しない(第2図h)。フリツプフロツプ7は
最上位8ビツト目送出時に状態変化して(第2図
g)、イクスクルーシブオア回路9は第2図hに
示すごときタイミング信号となり、これによりフ
リツプフロツプ14がセツトされ(第2図i)、
アンド回路15の出力によりフリツプフロツプ8
がリセツトされ(第2図e)ドライバー2をオフ
させにくいが、このときアンド回路10により
(第2図j)フリツプフロツプ16がオンとなる
ので、カウンタ17の出力Caが“LOW”から
HIGHになるまでLINE上に“1”の連続データ
を8ケ(ABORT)送出するまで、ドライバー2
をオンとさせフラグコードが化けて偽データ送出
になること防止している。
2図b)ことによりフリツプフロツプ13がセツ
トされ(第2図d)、フリツプフロツプ8がセツ
トされ(第2図e)、ドライバー2がオンとなる
(第2図m)。CPUが通信用LSI1に対しTX EN
コマンドを発行する(第2図b)ことにより
LINEへ開始フラグ、第3図aのフレームフオー
マツトに示すデータが順次送出される(第2図
c)。終結フラグ送出後CPUよりRTS OFFコマ
ンドが発行される(第2図b)。本例は、フラグ
の6ビツト目送出中にRTS OFFコマンドを発行
した場合である。RTS OFFコマンドの発行によ
りフリツプフロツプ13がリセツトされるが(第
2図d)、フリツプフロツプ7はフラグの最上位
ビツトが来るまで信号の特性が変化しない(第2
図g)ため、イクスクルーシブオア回路9も状態
変化しない(第2図h)。フリツプフロツプ7は
最上位8ビツト目送出時に状態変化して(第2図
g)、イクスクルーシブオア回路9は第2図hに
示すごときタイミング信号となり、これによりフ
リツプフロツプ14がセツトされ(第2図i)、
アンド回路15の出力によりフリツプフロツプ8
がリセツトされ(第2図e)ドライバー2をオフ
させにくいが、このときアンド回路10により
(第2図j)フリツプフロツプ16がオンとなる
ので、カウンタ17の出力Caが“LOW”から
HIGHになるまでLINE上に“1”の連続データ
を8ケ(ABORT)送出するまで、ドライバー2
をオンとさせフラグコードが化けて偽データ送出
になること防止している。
尚、上記実施例の回路は通信用LSI1に対しTX
ENBコマンドを発行して、送信ホールドレジス
タ(THR)に送信データがロードされない時、
もしくはFCS送出後連続的にフラグを送出させる
オートフラグモードを使用する時の説明である。
ENBコマンドを発行して、送信ホールドレジス
タ(THR)に送信データがロードされない時、
もしくはFCS送出後連続的にフラグを送出させる
オートフラグモードを使用する時の説明である。
(発明の効果)
以上詳細に説明したように、本発明によれば、
CPU等により送信ドライバーのオン、オフが送
信タイミング信号と非同期に制御される装置にお
いて、ドライバーオフ時のデータ化けを防止する
ことが可能となり、より優れたスルプツト向上の
高速データ転送システムを構築することが可能で
ある。
CPU等により送信ドライバーのオン、オフが送
信タイミング信号と非同期に制御される装置にお
いて、ドライバーオフ時のデータ化けを防止する
ことが可能となり、より優れたスルプツト向上の
高速データ転送システムを構築することが可能で
ある。
また、本発明は、ポイントツーポイントシステ
ム、HDLCループ及び1本の回線にて接続されて
いるパーテイライン方式のワークステーシヨンシ
ステム等に利用可能である。
ム、HDLCループ及び1本の回線にて接続されて
いるパーテイライン方式のワークステーシヨンシ
ステム等に利用可能である。
第1図は本発明の一実施例の回路図、第2図は
第1図の回路の動作タイミング図、第3図は従来
技術を説明する図である。 1…通信用LSI、2…送信ドライバー、7,
8,13,14,16…フリツプフロツプ、9…
イクスクルーシブオア回路、10,15,19…
アンド回路、17…カウンタ。
第1図の回路の動作タイミング図、第3図は従来
技術を説明する図である。 1…通信用LSI、2…送信ドライバー、7,
8,13,14,16…フリツプフロツプ、9…
イクスクルーシブオア回路、10,15,19…
アンド回路、17…カウンタ。
Claims (1)
- 【特許請求の範囲】 1 送信ドライバーが送信タイミング信号と非同
期に制御されるシリアルデータ転送装置におい
て、 送信データの極性の変化点が検出されるまで送
信ドライバーの制御を無効とする第1の手段と、 送信ドライバーオフの際、フラグ送出後にアボ
ート送出を行ない相手装置に対し同期の確立を中
断させる第2の手段を設けたことを特徴とするシ
リアルデータ転送装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62016255A JPS63184855A (ja) | 1987-01-28 | 1987-01-28 | シリアルデ−タ転送装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62016255A JPS63184855A (ja) | 1987-01-28 | 1987-01-28 | シリアルデ−タ転送装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63184855A JPS63184855A (ja) | 1988-07-30 |
JPH0543141B2 true JPH0543141B2 (ja) | 1993-06-30 |
Family
ID=11911453
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62016255A Granted JPS63184855A (ja) | 1987-01-28 | 1987-01-28 | シリアルデ−タ転送装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63184855A (ja) |
-
1987
- 1987-01-28 JP JP62016255A patent/JPS63184855A/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS63184855A (ja) | 1988-07-30 |
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Date | Code | Title | Description |
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