JPH0444456B2 - - Google Patents
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- JPH0444456B2 JPH0444456B2 JP61294896A JP29489686A JPH0444456B2 JP H0444456 B2 JPH0444456 B2 JP H0444456B2 JP 61294896 A JP61294896 A JP 61294896A JP 29489686 A JP29489686 A JP 29489686A JP H0444456 B2 JPH0444456 B2 JP H0444456B2
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- JP
- Japan
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- transmission
- data
- driver
- output
- transmission driver
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- 230000005540 biological transmission Effects 0.000 claims description 66
- 238000012546 transfer Methods 0.000 claims description 20
- 238000000034 method Methods 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 4
- 101100048829 Arabidopsis thaliana URT1 gene Proteins 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 208000033748 Device issues Diseases 0.000 description 2
- 238000012544 monitoring process Methods 0.000 description 2
- 101150012619 FCS1 gene Proteins 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
Landscapes
- Communication Control (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はフレーム同期方式によるシリアルデー
タを送受信するシリアルデータ転送装置に関し、
特にシリアル送信データを回線に送信する送信ド
ライバを送信データの送信タイミングと非同期に
制御する送信制御手段に関するものである。
タを送受信するシリアルデータ転送装置に関し、
特にシリアル送信データを回線に送信する送信ド
ライバを送信データの送信タイミングと非同期に
制御する送信制御手段に関するものである。
（従来の技術）
従来のシリアルデータ転送装置におけるフレー
ム同期（HDLC）方式によるシリアル送信データ
のフレームフオーマツトを第３図ａに示す。同図
において、Ｆはフレームの開始又は終結を示すフ
ラグで、7EH（但し、Ｈは16進数を示す）のコー
ドで表わされる。Ａはアドレス、Ｃはコントー
ル、I1，I2，…Inは情報、FCS１，FCS２はフレ
ームチエツクシーケンスを各々示すフイールドで
ある。同図に示すように、シリアル送信データは
フラグＦで囲まれた構成をとつている。ここで、
送信ドライバにより回線へ送信する送信データ
は、データ“１”を送信するときには状態を変化
させず、“０”を送信するときには状態を変化さ
せるNRZI方式とする。
ム同期（HDLC）方式によるシリアル送信データ
のフレームフオーマツトを第３図ａに示す。同図
において、Ｆはフレームの開始又は終結を示すフ
ラグで、7EH（但し、Ｈは16進数を示す）のコー
ドで表わされる。Ａはアドレス、Ｃはコントー
ル、I1，I2，…Inは情報、FCS１，FCS２はフレ
ームチエツクシーケンスを各々示すフイールドで
ある。同図に示すように、シリアル送信データは
フラグＦで囲まれた構成をとつている。ここで、
送信ドライバにより回線へ送信する送信データ
は、データ“１”を送信するときには状態を変化
させず、“０”を送信するときには状態を変化さ
せるNRZI方式とする。
従来のシリアルデータ転送装置の動作を第３図
ｂのタイムチヤートにより説明する。送信側では
CPU等の上位制御装置からのＩ／Ｏ命令（）
で、RTS（Request to send）オンコマンドを発
行して送信ドライバのイネーブル操作（オン制
御）を行つて送信データを回線へ送出する。デー
タ送出後の割込処理によりRTSオフコマンドを
発行して送信ドライバのデイセーブル操作（オフ
制御）を行う。このようなオン／オフ制御は送信
データの送信タイミングと非同期に実行されるた
め、フラグＦの送出途中で送信ドライバがデイセ
ーブル（オフ）されることにより、回線上にフラ
グコード（7EH）以外の中途半端なデータａが送
出され、これを受信側で受信してメモリに格納す
ることとなる。
ｂのタイムチヤートにより説明する。送信側では
CPU等の上位制御装置からのＩ／Ｏ命令（）
で、RTS（Request to send）オンコマンドを発
行して送信ドライバのイネーブル操作（オン制
御）を行つて送信データを回線へ送出する。デー
タ送出後の割込処理によりRTSオフコマンドを
発行して送信ドライバのデイセーブル操作（オフ
制御）を行う。このようなオン／オフ制御は送信
データの送信タイミングと非同期に実行されるた
め、フラグＦの送出途中で送信ドライバがデイセ
ーブル（オフ）されることにより、回線上にフラ
グコード（7EH）以外の中途半端なデータａが送
出され、これを受信側で受信してメモリに格納す
ることとなる。
Ｉフレームと監視フレームのメモリの格納状態
を第３図ｃに示す。受信したメモリを上位制御装
置により読出したとき、特に監視フレーム等にお
いては余分にデータａがメモリ上に格納されるの
で、無効フレームと扱い再送動作に入る。
を第３図ｃに示す。受信したメモリを上位制御装
置により読出したとき、特に監視フレーム等にお
いては余分にデータａがメモリ上に格納されるの
で、無効フレームと扱い再送動作に入る。
このような、送信ドライバのオフ制御時のデー
タ化けとなる状態を第４図のタイムチヤートを用
いて説明する。
タ化けとなる状態を第４図のタイムチヤートを用
いて説明する。
フラグ(F)の“１”を送出中に送信ドライバをデ
イセーブルするRTSオフコマンドを上位制御装
置より発行された時、送信ドライバは送信クロツ
ク（XC）に関係なくデイセーブル状態（イネー
ブル状態からハイインピーダンス状態）になるた
め、送信データは“１”であるが回線上の送信デ
ータ（XD）はネガテイブ極性（“０”）からポジ
テイブ極性（“１”）に変化して、フラグコード以
外のデータ、即ちタイムチヤートではコード
“EEH”となる。
イセーブルするRTSオフコマンドを上位制御装
置より発行された時、送信ドライバは送信クロツ
ク（XC）に関係なくデイセーブル状態（イネー
ブル状態からハイインピーダンス状態）になるた
め、送信データは“１”であるが回線上の送信デ
ータ（XD）はネガテイブ極性（“０”）からポジ
テイブ極性（“１”）に変化して、フラグコード以
外のデータ、即ちタイムチヤートではコード
“EEH”となる。
このように、上位制御装置より送信クロツクと
は非同期のＩ／Ｏ命令等に基づき送信ドライバを
制御するシリアルデータ転送装置では、中途半端
なデータを受信する恐れがあるため、送信側はフ
レームフオーマツトのＩフイールド部等に有効転
送バイト数を表示して送り、受信側はそれをチエ
ツクして有効転送バイト数のデータのみを取り扱
う等の処理を行つている。
は非同期のＩ／Ｏ命令等に基づき送信ドライバを
制御するシリアルデータ転送装置では、中途半端
なデータを受信する恐れがあるため、送信側はフ
レームフオーマツトのＩフイールド部等に有効転
送バイト数を表示して送り、受信側はそれをチエ
ツクして有効転送バイト数のデータのみを取り扱
う等の処理を行つている。
（発明が解決しようとする問題点）
しかしながら、前記従来のシリアルデータ転送
装置では、送信側、受信側とも常に有効転送数を
知つておく必要がある。また、送信側では送信デ
ータ以外に有効転送バイト数の表示をして送出す
るため、データ転送時間のロス、及び受信側では
受信したデータのメモリからの有効転送バイト表
示の削除が必要となる等の問題点があつた。
装置では、送信側、受信側とも常に有効転送数を
知つておく必要がある。また、送信側では送信デ
ータ以外に有効転送バイト数の表示をして送出す
るため、データ転送時間のロス、及び受信側では
受信したデータのメモリからの有効転送バイト表
示の削除が必要となる等の問題点があつた。
本発明は以上述べた問題点を解決し、スループ
ツトの優れたシリアルデータ転送装置を提供する
ことを目的とする。
ツトの優れたシリアルデータ転送装置を提供する
ことを目的とする。
（問題点を解決するための手段）
本発明は前記問題点を解決するために、フレー
ム同期方式によるシリアル送信データを回線に送
信する送信ドライバと、上位制御装置の指示に基
づき送信データの送信タイミングと非同期に送信
ドライバのオン／オフ制御を行う送信制御手段と
を備えたシリアルデータ転送装置において、送信
データの極性の変化点を検出するまで、前記送信
ドライバのオフ制御を無効として送信ドライバを
オン状態に保持し、該変化点を検出すると、送信
ドライバをオフ状態にする保持手段を設けたもの
である。
ム同期方式によるシリアル送信データを回線に送
信する送信ドライバと、上位制御装置の指示に基
づき送信データの送信タイミングと非同期に送信
ドライバのオン／オフ制御を行う送信制御手段と
を備えたシリアルデータ転送装置において、送信
データの極性の変化点を検出するまで、前記送信
ドライバのオフ制御を無効として送信ドライバを
オン状態に保持し、該変化点を検出すると、送信
ドライバをオフ状態にする保持手段を設けたもの
である。
（作用）
本発明によれば、以上のようにシリアルデータ
転送装置を構成したので、技術的手段は次のよう
に作用する。送信タイミングと非同期のため、送
信データの送信途中、例えば終結フラグの送信途
中に、上位制御装置のオフ制御指示があつたとし
ても、保持手段は、極性が変化する最上位（又は
最下位）ビツトの送信時まで、オフ制御を無効と
して送信ドライバをオン状態に保持するように働
き、最上位ビツト送信時となり、極性の変化点を
検出すると、送信ドライバのオン状態の保持を解
除してオフ状態とするように働く。従つて、前記
従来技術の問題点を解決できるのである。
転送装置を構成したので、技術的手段は次のよう
に作用する。送信タイミングと非同期のため、送
信データの送信途中、例えば終結フラグの送信途
中に、上位制御装置のオフ制御指示があつたとし
ても、保持手段は、極性が変化する最上位（又は
最下位）ビツトの送信時まで、オフ制御を無効と
して送信ドライバをオン状態に保持するように働
き、最上位ビツト送信時となり、極性の変化点を
検出すると、送信ドライバのオン状態の保持を解
除してオフ状態とするように働く。従つて、前記
従来技術の問題点を解決できるのである。
（実施例）
第１図は本発明の一実施例を示す構成図であつ
て、シリアルデータ転送装置の送信系を示すもの
である。同図において、１はCPU等の上位制御
装置のシステムバスに接続されるユニバーサルレ
シーバトランスミツタLSI（以下URTと呼ぶ）
で、システムバスからのパラレルデータを内蔵の
送信ホールドレジスタ（図示せず）に保持した
後、シリアルデータに変換し、フレーム同期方式
による送信データとして出力端子１ａより出力す
る（XD）。このURT１はシリアルデータのパラ
レル変換も行うが受信系に属するのでここでは省
略する。２は送信ドライバで、制御端子２ａが
“Ｌ”レベルのときオン状態となり、URT１の出
力端子１ａからの送信データを極性反転して回線
に送出し（XD）、逆に“Ｈ”レベルのとき、出
力をハイインピーダンス状態とする。３は送信ド
ライバの出力がハイインピーダンスのとき“Ｌ”
レベルにするプルダウン抵抗である。本実施例で
は“Ｌ”レベルのとき回線上をマーク極性“１”
としている。４は水晶発振器、５は水晶発振器４
の出力を分周して通信速度を設定する分周回路
で、URT１に送信クロツク（XC）として供給
すると共に、インバータ６を介して後述する保持
回路７内のフリツプフロツプ回路のクロツクとし
て供給する。８はシステムバスからのアドレスを
デコードするデコーダで、デコード結果をURT
１のチツプセレクト端子（）及びオアゲート
９の一方の入力端子に入力している。オアゲート
９の他方の入力端子には上位制御装置からシステ
ムバスを介してＩ／Ｏ命令、即ち本装置に対する
IOW信号（書込み信号）が入力される。１０は
オアゲート９の論理和出力をクロツクとするフリ
ツプフロツプ（Ｆ／Ｆ）で、上位制御装置からの
Ｉ／Ｏ命令によるRTSオン／RTSオフコマンド
によりセツト／リセツトされる。従来はこのＦ／
Ｆ１０の出力端子１０ｂの出力（出力）を同図
に破線で示すように送信ドライバ２の制御端子２
ａに入力していたが、本実施例ではＦ／Ｆ１０の
出力端子１０ａ，１０ｂと制御端子２ａの間には
保持回路を設けている。
て、シリアルデータ転送装置の送信系を示すもの
である。同図において、１はCPU等の上位制御
装置のシステムバスに接続されるユニバーサルレ
シーバトランスミツタLSI（以下URTと呼ぶ）
で、システムバスからのパラレルデータを内蔵の
送信ホールドレジスタ（図示せず）に保持した
後、シリアルデータに変換し、フレーム同期方式
による送信データとして出力端子１ａより出力す
る（XD）。このURT１はシリアルデータのパラ
レル変換も行うが受信系に属するのでここでは省
略する。２は送信ドライバで、制御端子２ａが
“Ｌ”レベルのときオン状態となり、URT１の出
力端子１ａからの送信データを極性反転して回線
に送出し（XD）、逆に“Ｈ”レベルのとき、出
力をハイインピーダンス状態とする。３は送信ド
ライバの出力がハイインピーダンスのとき“Ｌ”
レベルにするプルダウン抵抗である。本実施例で
は“Ｌ”レベルのとき回線上をマーク極性“１”
としている。４は水晶発振器、５は水晶発振器４
の出力を分周して通信速度を設定する分周回路
で、URT１に送信クロツク（XC）として供給
すると共に、インバータ６を介して後述する保持
回路７内のフリツプフロツプ回路のクロツクとし
て供給する。８はシステムバスからのアドレスを
デコードするデコーダで、デコード結果をURT
１のチツプセレクト端子（）及びオアゲート
９の一方の入力端子に入力している。オアゲート
９の他方の入力端子には上位制御装置からシステ
ムバスを介してＩ／Ｏ命令、即ち本装置に対する
IOW信号（書込み信号）が入力される。１０は
オアゲート９の論理和出力をクロツクとするフリ
ツプフロツプ（Ｆ／Ｆ）で、上位制御装置からの
Ｉ／Ｏ命令によるRTSオン／RTSオフコマンド
によりセツト／リセツトされる。従来はこのＦ／
Ｆ１０の出力端子１０ｂの出力（出力）を同図
に破線で示すように送信ドライバ２の制御端子２
ａに入力していたが、本実施例ではＦ／Ｆ１０の
出力端子１０ａ，１０ｂと制御端子２ａの間には
保持回路を設けている。
本実施例の特徴部分である保持回路７は、フリ
ツプフロツプ（Ｆ／Ｆ）７１，７２，７３、イク
スクルーシブオアゲート（EXOR）７４及びア
ンドゲート７５，７６から構成される。
ツプフロツプ（Ｆ／Ｆ）７１，７２，７３、イク
スクルーシブオアゲート（EXOR）７４及びア
ンドゲート７５，７６から構成される。
Ｆ／Ｆ７１はURT１の出力端子１ａより出力
される送信データによりセツト／リセツトされ
る。EXOR７４はＦ／Ｆ７１の入力と出力（Ｑ）
との変化により“Ｌ”から“Ｈ”の状態変化して
Ｆ／Ｆ７２をセツトする。アンドゲート７５は
Ｆ／Ｆ７２の入力と出力（）の論理積を取り、
アンドゲート７６の一方の入力端子に入力する。
アンドゲード７６はアンドゲート７５の出力と、
Ｆ／Ｆ１０の出力端子１０ｂの出力（）との論
理積を取り、Ｆ／Ｆ７３のリセツト端子に入力す
る。Ｆ／Ｆ７３はＦ／Ｆ１０の出力端子１０ａの
出力（Ｑ）によりセツトされ、アンドゲート７６
の出力によりリセツトされ、出力により送信ド
ライバ２のオン／オフ制御を行う。
される送信データによりセツト／リセツトされ
る。EXOR７４はＦ／Ｆ７１の入力と出力（Ｑ）
との変化により“Ｌ”から“Ｈ”の状態変化して
Ｆ／Ｆ７２をセツトする。アンドゲート７５は
Ｆ／Ｆ７２の入力と出力（）の論理積を取り、
アンドゲート７６の一方の入力端子に入力する。
アンドゲード７６はアンドゲート７５の出力と、
Ｆ／Ｆ１０の出力端子１０ｂの出力（）との論
理積を取り、Ｆ／Ｆ７３のリセツト端子に入力す
る。Ｆ／Ｆ７３はＦ／Ｆ１０の出力端子１０ａの
出力（Ｑ）によりセツトされ、アンドゲート７６
の出力によりリセツトされ、出力により送信ド
ライバ２のオン／オフ制御を行う。
次に第２図のタイムチヤートを参照して動作を
説明する。
説明する。
まず上位制御装置よりRTSオンコマンドが発
行されることによりＦ／Ｆ１０がセツトされて
Ｆ／Ｆ７３がセツトされ、Ｆ／Ｆ７３の出力が
“Ｌ”レベルとなるので、送信ドライバはオン状
態となる。次に、上位制御装置よりURT１に対
して送信可（TXEN）コマンドが発行されること
により、前述のフレームフオーマツト（第３図
ａ）に従つて、開始フラグＦから始まる送信デー
タ（XD）が送信ドライバ２より順次回線へ送出
される。終結フラグＦの送出途中に上位制御装置
よりRTSオフコマンドが発行される。同図のタ
イムチヤートでは２個目の終結フラグＦの６ビツ
ト目でRTSオフコマンドが発行される。この結
果、Ｆ／Ｆ１０がリセツトされるが、URT１よ
り終結フラグＦの最上位ビツトが送出されるま
で、送信データの極性が変化せず、Ｆ／Ｆ７１の
入出力は同一極性であるため、EXOR７４の出
力が変化せず、従つてＦ／Ｆ７２、アンドゲート
７５，７６の出力も変化しないので、Ｆ／Ｆ７３
はセツト状態を保持する。この結果、送信ドライ
バ２はオン状態に保持される。最上位ビツトの８
ビツト目の送出時に送信データの極性が変化する
と、EXOR７４の出力が変化することにより
Ｆ／Ｆ７２，アンドゲート７５，７６が変化して
Ｆ／Ｆ７３をリセツトする。この結果、Ｆ／Ｆ７
３の出力が“Ｈ”レベルとなり送信ドライバは
オフ状態となり、送信ドライバの出力はハイイン
ピーダンス状態（HiZ）となる。従つて、従来の
ようなフラグＦが化けて偽データを送出すること
を防止できる。
行されることによりＦ／Ｆ１０がセツトされて
Ｆ／Ｆ７３がセツトされ、Ｆ／Ｆ７３の出力が
“Ｌ”レベルとなるので、送信ドライバはオン状
態となる。次に、上位制御装置よりURT１に対
して送信可（TXEN）コマンドが発行されること
により、前述のフレームフオーマツト（第３図
ａ）に従つて、開始フラグＦから始まる送信デー
タ（XD）が送信ドライバ２より順次回線へ送出
される。終結フラグＦの送出途中に上位制御装置
よりRTSオフコマンドが発行される。同図のタ
イムチヤートでは２個目の終結フラグＦの６ビツ
ト目でRTSオフコマンドが発行される。この結
果、Ｆ／Ｆ１０がリセツトされるが、URT１よ
り終結フラグＦの最上位ビツトが送出されるま
で、送信データの極性が変化せず、Ｆ／Ｆ７１の
入出力は同一極性であるため、EXOR７４の出
力が変化せず、従つてＦ／Ｆ７２、アンドゲート
７５，７６の出力も変化しないので、Ｆ／Ｆ７３
はセツト状態を保持する。この結果、送信ドライ
バ２はオン状態に保持される。最上位ビツトの８
ビツト目の送出時に送信データの極性が変化する
と、EXOR７４の出力が変化することにより
Ｆ／Ｆ７２，アンドゲート７５，７６が変化して
Ｆ／Ｆ７３をリセツトする。この結果、Ｆ／Ｆ７
３の出力が“Ｈ”レベルとなり送信ドライバは
オフ状態となり、送信ドライバの出力はハイイン
ピーダンス状態（HiZ）となる。従つて、従来の
ようなフラグＦが化けて偽データを送出すること
を防止できる。
なお、本実施例は上位制御装置よりURT１に
対して送信可（TXEN）コマンドを発行して送信
ホールドレジスタに送信データ（パラレル）がロ
ードされないとき（即ち空のとき）や、フレーム
チエツクシーケンスFCS送出後、連続的にフラグ
Ｆが送出されるオートフラグモードを使用する場
合の説明である。
対して送信可（TXEN）コマンドを発行して送信
ホールドレジスタに送信データ（パラレル）がロ
ードされないとき（即ち空のとき）や、フレーム
チエツクシーケンスFCS送出後、連続的にフラグ
Ｆが送出されるオートフラグモードを使用する場
合の説明である。
（発明の効果）
以上、詳細に説明したように本発明によれば、
送信ドライバのオフ制御を送信データの極性の変
化点を検出するまで無効として送信ドライバをオ
ン状態に保持する保持手段を設けることにより、
送信ドライバのオフ時のデータ化けによる偽デー
タの送信を防止できるので、有効転送バイト数の
表示が不要となり、スループツトの優れたシリア
ルデータ転送装置を提供することができる。
送信ドライバのオフ制御を送信データの極性の変
化点を検出するまで無効として送信ドライバをオ
ン状態に保持する保持手段を設けることにより、
送信ドライバのオフ時のデータ化けによる偽デー
タの送信を防止できるので、有効転送バイト数の
表示が不要となり、スループツトの優れたシリア
ルデータ転送装置を提供することができる。
また、本発明はポイントツーポイントシステム
及びHDLCループ、１本の回線にて接続されてい
るパーテイライン方式のワークステーシヨンシス
テム等に利用可能である。
及びHDLCループ、１本の回線にて接続されてい
るパーテイライン方式のワークステーシヨンシス
テム等に利用可能である。
第１図は本発明の一実施例を示す構成図、第２
図は第１図の実施例の動作タイミング図、第３図
ａ，ｂ，ｃは従来技術の説明図、第４図はデータ
化けの詳細を示すタイムチヤートである。 １…ユニバーサルレシーバトランスミツタLSI
（URT）、１ａ…出力端子、２…送信ドライバ、
２ａ…制御端子、３…プルダウン抵抗、４…水晶
発振器、５…分周回路、６…インバータ、７…保
持回路、８…デコーダ、９…オアゲート、１０，
７１〜７２…フリツプフロツプ（Ｆ／Ｆ）、１０
ａ，１０ｂ…出力端子、７４…イクスクルーシブ
オアゲート（EXOR）、７５，７６…アンドゲー
ト。
図は第１図の実施例の動作タイミング図、第３図
ａ，ｂ，ｃは従来技術の説明図、第４図はデータ
化けの詳細を示すタイムチヤートである。 １…ユニバーサルレシーバトランスミツタLSI
（URT）、１ａ…出力端子、２…送信ドライバ、
２ａ…制御端子、３…プルダウン抵抗、４…水晶
発振器、５…分周回路、６…インバータ、７…保
持回路、８…デコーダ、９…オアゲート、１０，
７１〜７２…フリツプフロツプ（Ｆ／Ｆ）、１０
ａ，１０ｂ…出力端子、７４…イクスクルーシブ
オアゲート（EXOR）、７５，７６…アンドゲー
ト。
Claims (1)
- 【特許請求の範囲】 １ フレーム同期方式によるシリアル送信データ
を回線に送信する送信ドライバと、上位制御装置
の指示に基づき送信データの送信タイミングと非
同期に送信ドライバのオン／オフ制御を行う送信
制御手段とを備えたシリアルデータ転送装置にお
いて、 送信データの極性の変化点を検出するまで、前
記送信ドライバのオフ制御を無効として送信ドラ
イバをオン状態に保持し、該変化点を検出する
と、送信ドライバをオフ状態にする保持手段を設
けたことを特徴とするシリアルデータ転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61294896A JPS63148742A (ja) | 1986-12-12 | 1986-12-12 | シリアルデ−タ転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61294896A JPS63148742A (ja) | 1986-12-12 | 1986-12-12 | シリアルデ−タ転送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63148742A JPS63148742A (ja) | 1988-06-21 |
| JPH0444456B2 true JPH0444456B2 (ja) | 1992-07-21 |
Family
ID=17813650
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61294896A Granted JPS63148742A (ja) | 1986-12-12 | 1986-12-12 | シリアルデ−タ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63148742A (ja) |
-
1986
- 1986-12-12 JP JP61294896A patent/JPS63148742A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63148742A (ja) | 1988-06-21 |
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