JPS63136851A - デ−タ通信装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は２本の信号線による双方向データ通信方式の通
信効率を改善した通信装置に関する。

（従来の技術） 一般に２つのＣＰＵ　（中央処理装置）システム等の間
で、遠距離にわたりデータ通信を行う場合には、全二重
型直列伝送通信方式の装置が使用される。従来この方式
のシステムとして第４図に示ず構成の通信回路が用いら
れている。図において、１はホストＣＰ（Ｊ　（図示せ
ず）にそれぞれ接続されていて、ホストＣＰＵからのデ
ータを次段に送るデータバス、２はデータバスから送ら
れてきたデータを一旦格納するバッフ１メモリで、通信
制御回路３により制御されて、格納したデータを直列伝
送送受信回路４に送り出ず。直列伝送送受イを回路４は
バッファメモリ２からの並列データを直列データに変１
灸して通信線路５に送出する。通信線路５からの信号は
、直列伝送送受信回路１４により受信され、通信制御回
路１３に制御されてバッファメモリ１２に格納され、バ
ス１１を経てホストＣＰＵに送られる。逆の送信の場合
も同様なので省略する。この通信回路による通信のシー
ケンスの２つの例を第５図、第６図に示す。

例１・第５図に示すようにデータ送信側で番よ送信すべ
きデータをＤ＋　、Ｄｚ・・・Ｄｎと一括して送信側線
路に送出し、受信側はこのデータをすべて受信した時点
で受信完了のステータス信号Ｓを送信する。

例２．第６図に示すようにデータ送信側では送信すべき
データを適当な大きさのブロック単位のＤ＋　、Ｄｚ・
・・ＤＴ＋に分割して送信し、受信側ではこの１つのブ
ロック毎に、例えばＤｌの受信完了（次のブロックの受
信準備完了を兼ねる）のステータス信号Ｓｌを送信する
。

送信側ではこのステータス信号Ｓ１を受信して、次のデ
ータブロックＤ２を送信することを繰り返して行う。

（発明が解決しようとする問題点） ところでこのような方式の通信Ｈｆ２Ｒでは次のようむ
問題点がある。

例１．　データ転送中に受信エラー（パリティエラーそ
の他）が発生したとき、送信側では全データを再度送り
直さなけ机ばならない。

受信データは最終的にバスを経てホス１−ＣＰＵに送ら
れるが、一般的にバス１１のビジー状態により受信バッ
ファメモリ１２からの読み出し速度が受信３８１度に追
い付；〕＼なくなる場合が起こるので、受信側では送ら
れてくるデータの読み落としが無いように受信バッファ
メモリ１２を１回の最大転送組以上にしなければならな
い。従って、この場合出力データＤ１．Ｄ２・・・Ｄｎ
の全データのｎ以上の受信バッファメモリ１２を用意す
る必要がある。送受逆になった場合も当然同じことが起
こり、バッフ１メモリ２も大きな容重のものを必要とす
る。

例２．　この場合は′例１に比べて、エラーが発生して
も再送は１ブロツクで済むため、ロス時間は少ない。又
、バッファメモリも１ブロツクを超える程度の大きざで
済むため経済的である。しかしながら、送信側では１ブ
ロツク送出毎に受信側から受信完了通知を持たなければ
ならないため、送信期間に空きが生じて転送効率が低下
する。

本発明は上記の点に鑑みてなされたもので、その目的は
・送受信エラー発生のために再送を行う場合の再送石が
少なく、従ってバッファメモリの所要訃が少なくて１み
、しかも、転送効率の良いデータ通信装置を実現するこ
とにある。

（問題点を解決するための手段） 前記の問題点を解決する本発明は、送信側と受信側とが
２本の通信線によって接続され、送信側から通信データ
をブロック単位で送信し、受信側では受信データについ
てブロック単位でエラーチェックを行ってチェックの結
果を送信側に返信するデータ通信装置において、送信側
は１つのブロックの送信を行うにあたって、すでに送信
した２つ先のブロックについての受ｆ３側からのエラー
チェック結果に基づき、通信が正常な場合はそのブロッ
クの送イ３を行い、通信がエラーである場合はエラーし
たブロックに遡って送、信を繰返す手段を具備すること
を特徴とするものである。

（作用） ブロック分けしたデータブロック（以下データという）
を１データ送信し、受信側が受信してエラー検出処理等
を行っている間に、送信側は次のデータを送信し、受信
側は受信すると共に最初ののデータの受信完了ステータ
ス信号を送信づる。

受信側が次のデータの受信を行って受信データバッフ７
メモリの残りの領域に格納すると共に、最初のデータを
すべてバス上に送出し終わった時点で次のデータの受信
完了ステータス信号を送出する。エラーが発生した場合
当該データと次のデータ送信後受信ステータス信号のエ
ラー表示によってエラー発生データ以後のデータの再送
を行う。

（実施例） 以下、図面を参照して本発明の実施例を詳細に説明する
。

第１図は本発明の一実施例の構成１０ツク図である。図
において、第４図と同じ部分には同じ符号を付しである
。図中、２０．３０はバス１．１１を介してホストｃｐ
ｕ　＜図示せず）と通信線路５．１５とを接続するため
の通信インターフエイス回路である。２１．３１はバス
１．１１に接続され、ホストＣＰＵからの送信データを
一時格納しておく送信データバッファメモリ、２２．３
２は送信データバッファメモリ２１．３１からの例えば
８ビツトの並列データをビット直列データに変換する送
信データ変換回路で、データ変換を行うシフトレジスタ
、パリティ−ピットの付加回路。

通信線路用のドライバ回路等から成っている。２３．３
３は主としてマイク【１プロセツサとＤＭＡ（Ｄｉｒｅ
ｃｔ　Ｍｅｍｏｒｙ　Ａ　ｃｃｅｓｓ　）コントローラ
等の周辺回路から構成されていて、各送受信データバッ
フ７メモリに書き込み読み出しアドレスを供給してデー
タの書き込み、読み出しを行わせ、送受信データ変換回
路を制御してデータの直並列変換を行わせて通信のシー
ケンス制御を行う通信制御回路で、ＤＭＡ制御のための
アドレス信号とコントロール信号を送出するためバス１
．１１に接続されている。２４．３４は通信線路５，１
５を経由して到着したビット直列データからサンプリン
グクロックを再生し、このりσツク信号によって直列デ
ータをサンプリングして並列データに復元し、パリティ
チェック等のエラー検出処理を行う受信データ変換回路
で、この出力は通信制御回路２３．３３からの制御信号
により、各々受（Ｆｉデータバッファメモリ２５．３５
に逐次格納される。

上記のように構成された実施例の動作を説明する。ホス
トＣＰＵは送信すべきデータをバス１に送り出して通信
インターフェイス回路２０に入力する。入力されたデー
タは通信制御回路２３の古き込みアドレスによって送信
データバッファメモリ２１に害ぎ込まれる。このデータ
は通信制御回路２３からの読み出しアドレスにより読み
出されて送信データ変換回路２２に入力し、通信制御回
路２３の制御信号に基づき並列データから直列データに
変換され、バリチイピットを）０加され、増幅されて通
信線路５に送り出される。この直列データは受信データ
変換回路３４にて受信される。

受信データ変換回路３４は受信した直列データを並列デ
ータに変換して受信データバッファメモリ３５に一旦格
納し、次でデータをバス１１を経てホストＣＰＵに送り
転送シーケンスを終る。受信データバッフ７メモリ３５
に対する書き込み、読み出しは通信制御回路３３の古き
込みＳ読み出しアドレスによって行われている。反対方
向の転送は全く同様にバス１１．送信データバッファメ
モリ３１．送信データ変換回路３２１通（，１線路１５
゜受信データ変換回路２４．受信データバッファメモリ
２５．バス１を経由して行われる。次にこの実施例のデ
ータ転送の詳細を第２図を参照して説明する。

第２図は転送シーケンスのタイムチャートである。図に
おいて、（イ）はデータ送信側の出力データを示し、Ｄ
ｌ、Ｄ２・・・Ｄｌはブロック分けされた各データ（ブ
ロック）である。（ロ）はデータ受信側の受信ステータ
ス信号のタイミングを示し、Ｓ＋　、Ｓ２・・・Ｓｎは
それぞれ前記のデータＤ１．Ｄ２・・・ＤＴＩに対して
その受信データが正常であることを示す受信ステータス
信号、（ハ）は受信バッファメモリ３５　（２５＞から
バス１１（１）へ送出されるデータのタイミングを示し
ている。

データ転送開始に先立ち、双方の通信操作により転送デ
ータ数、転送ブロックサイズ、転送方向等の設定が行わ
れる。

送信側が第１のデータＤ！を既述の経路を経て送イｎし
、受信データ変換回路３４はこの全データを受信し、パ
リティチェック等エラー検出処理を行うと共に受信デー
タバッファメモリ３５に格納する。エラー検出処理を行
って異常がなければ、第１のデータＤ１に対する受信ス
テータス信号Ｓ１を自身の送信ルート即ら送信データバ
ッファメモリ３１に送出する。受信データバッファメモ
リ３５内のデータＤｌは通信制御回路３３のＤＭＡ機能
により、バス１１を経由してホストＣＰＵへ送出される
。

第２図（イ）に明らかなようにデータ送（３側はデータ
転送開始、（ロ）のデータ受信側の受信ステータス信＠
Ｓ１の如何に拘らずデータＤ２を送信していて、データ
受信側はこのデータＤ２をデータバッファメモリ３５の
データＤ１を格納しである残りの領域に逐次格納してい
き、データＤ２の全データを受信完了し、且つ受信デー
タバッファメモリ３５に格納されているデータＤ１がす
べてバス１１上に送出され終った時点で受信ステータス
信号Ｓ２を送出する。これは第２図に示すように（ハ）
のバス上にデータＤ＋が転送され終った後、受信ステー
タス信＠Ｓ２がデータ送信側に送られている。

データ送信側は受信ステータス信号Ｓ２を受信し、デー
タＤ？が正常に受信されたことを確認の土、データＤ４
を送信する。以下同様のシーケンスが進行し、送信側で
は８？＋−１，ＳＴｌが各々正常ステータスを示すこと
を確認して一連の転送シーケンスが完了する。

次に第３図により受信エラー発生時の転送シーケンスを
説明する。図において、各図の記号及び符号は第２図と
同様に用いである。この図ではデータＤ３を受信した時
点においてエラーが検出された状態を示している。その
他の正常受信部分のシーケンスは第２図と同じである。

図に示すようにデータ送受信中にエラーが検出された場
合もデータＤ３の受信データバッファメモリ３５への格
納はそのまま続行され、データＤ３のブロック中のデー
タは誤りを含んだままずべて受信データバッファメモリ
３５に取り込まれる。このとき、受信ステータス信号８
３は再送要求を示すコードを含んだ内容に変えて送出し
、且つバス１１へのＤＭＡ転送は起動しない。

このとき送信側からはデータＤ４が送出されているが、
データＤ３の場合と同様に、受信データバッファメモリ
３５には取り込むが、ＤＭＡ転送は行わない。送信側は
受信ステータス信＠Ｓ３（エラー）を受イ、１すると、
データＤ４の次のデータＤ５をデータＤ３に変更してデ
ータＤ３を再送づ゛る。引続ぎ受信ステータス信号Ｓ４
を受信した時点で、その内容の如何を問わずデータＤ４
の再送処理を行う。受信側は再送されたデータＤ３が正
常であれば、ＤＭＡＩＩＩＩＩにより受信ステータス信
号Ｓ３を返送し、以下正常時と同様な転送シーケンスに
より継続する。送受信が逆になった場合も全く同様のシ
ーケンスで転送が行われるので説明を省略する。

以上説明したように、受信データバッファメモリにはデ
ータを２ブロック分格納する程度でよく、メモリ言行を
節約することができ、又、受信ステー９２１１号を持つ
ことなくデータ送信を実施しているためエラーのない限
り送信期間に空きが発生しないで転送効率の低下はない
。

尚、本発明は本実施例に限るものではない。例えば、送
信データバッファメモリと受信データバッファメモリと
は独立のメモリとしたが、通信線路上のデータ転送速度
に対してメモリのアクセス時間が高速であれば、一体化
することもできる。

又、通信線路はツイストペア、同軸ケーブル等の電気ケ
ーブルの伯に、光ファイバー若しくは無線通信による場
合でもよい。

（発明の効果） 以上詳細に説明したように本発明によれば、従来の通信
ス瞠に比し、エラ一時の再送隘が少なく、従ってバッフ
ァメモリの所！ｆｆｉが少ないこと及び転送時の受信確
認のための持ち時間による転送時間の低下の無いデータ
通信′！ＡＷを実現することができて、実用上の効果は
大きい。

【図面の簡単な説明】

第１図は本発明の一実施例の構成ブロック図、第２図は
本実施例の転送シーケンスのタイムチャート、第３図は
第２図の転送シーケンス中エラーを生じた場合のタイム
チャート、第４図は従来の通信装置のブロック図、第５
図は従来の通信装置によるデータ送受信の一例、第６図
は従来の通信装置によるデータ送受信の他の例である。 １．１１・・・バス ２．１２・・・バッファメモリ ３．２３．３３・・・通信制御回路 ４．１４・・・直列伝送送受信回路 ５．１５・・・通信線路

Claims (1)

【特許請求の範囲】
1. 送信側と受信側とが２本の通信線によって接続され、送
   信側から通信データをブロック単位で送信し、受信側で
   は受信データについてブロック単位でエラーチェックを
   行ってチェックの結果を送信側に返信するデータ通信装
   置において、送信側は１つのブロックの送信を行うにあ
   たつて、すでに送信した２つ先のブロックについての受
   信側からのエラーチェック結果に基づき、通信が正常な
   場合はそのブロックの送信を行い、通信がエラーである
   場合はエラーしたブロックに溯って送信を繰返す手段を
   具備することを特徴とするデータ通信装置。