JP4455580B2 - プロセッサアレイにおける通信 - Google Patents

Description

本発明は、ネットワークのプロセッサ間における情報通信の決定論的方法に関し、特に、プロセッサがその方法にしたがって通信するマルチプロセッサシステムに関する。

多数のプロセッサがバスとスイッチとからなるネットワークによって相互接続されるプロセッサアレイが国際特許公開第０２／５０６２４号に記載されている。国際特許公開第０２／５０６２４号には、また、そのアレイのプロセッサにデータを送信する方法が記載されている。

本発明によれば、１または複数の受信プロセッサがデータを受信することができなければ、データ再送のプロトコルにしたがってデータが第１のプロセッサから１または複数の受信プロセッサに送信されるシステムが提供される。

より具体的には、データは、割り当てられたスロットの際に、送信プロセッサから１または複数の受信プロセッサに順方向に転送される。また、肯定応答信号は、同じ割り当てスロットの際に、逆方向に送信される。その結果、スロットの継続時間は、データが一方向に移動するために必要な長さであればよい。

このことは、肯定応答信号がデータの受信後にのみ送信される方法およびスロット継続時間が往復の遅延を許容する長さである必要がある方法に比較して、バスの容量が効率的に倍になることを意味する。

さらに、受信プロセッサが次の割り当てスロットのデータを受信することができることを示す準備信号を用いる他の方法に比較して、スロットは、より効果的に使用され、単に受信プロセッサが次のスロットのデータを受信することができることを示す情報を転送するスロットは用いられない。むしろ、すべての使用可能なスロットの際にデータが送信され得る。

本発明は、再送の際に費やされる時間を最小化することができる利点を有する。

図１を参照すると、国際特許公開第０２／５０６２４号に記載されている一般的なプロセッサアレイは、行列に配列された複数のプロセッサ２０から構成される。本発明は、この種のアレイを参照しつつ記載されているが、１つのプロセッサがネットワーク上の他の複数のプロセッサにデータを送信することができる他のシステムにも同様に適用することができる。

図１は、６つの列を含むアレイを示す。各列は１０個のプロセッサから構成され、各列の各プロセッサにはＰ０，Ｐ１，Ｐ２，…，Ｐ８，Ｐ９のように番号が付され、アレイ内に合計６０個のプロセッサが配置されている。本発明の好ましい一実施の形態は４００個以上のプロセッサを含むが、本発明の動作を説明するには十分である。各プロセッサ２０は、左から右に伝わる水平バスのセグメント３２と右から左に伝わる水平バスのセグメント３６とに、コネクタ５０によって接続されている。図１に示すように、これらの水平バスセグメント３２，３６は、上方に伝わる垂直バスセグメント２１，２３と下方に伝わる垂直バスセグメント２２，２４とに、スイッチ５５において接続されている。

図１のそれぞれのバスは、主として３２個または６４個のデータライン、データ有効信号ラインならびに肯定応答信号および再送肯定応答信号からなる２つの肯定応答信号ラインから構成される。

スイッチ５５のそれぞれの構造は、図２を参照して説明されている。スイッチ５５は、あらかじめデータが読み込まれたＲＡＭ６１を含む。そのスイッチは、所定のシーケンスにおいてＲＡＭ６１のアドレスを初めから終わりまでカウントするカウンタを備えるコントローラ６０をさらに含む。この同一のシーケンスは無数に繰り返される。また、１回のシーケンスを完了するために要する時間は、システムクロックのサイクル数単位で測定され、シーケンス期間と呼ばれる。各クロックサイクルにおいて、ＲＡＭ６１からの出力データは、レジスタ６２に読み込まれる。

スイッチ５５は、左から右へ伝わる水平バス、右から左へ伝わる水平バス、上方に伝わる２つの垂直バスセグメントおよび下方に伝わる２つの垂直バスセグメントの６つの出力バスを備える。しかしながら、これらの出力バスの１つのみへの接続が、明確にする目的のために図２に示されている。６つの出力バスのそれぞれは、出力肯定応答信号Ａｃｋおよび再送肯定応答信号ＲＡｃｋのためのライン６８に加えてバスセグメント６６（３２個または６４個のラインデータバスおよびデータ品質信号線から構成される）から構成される。

マルチプレクサ６５は、７つの入力ラインを備える。それらは、左から右へ伝わる水平バス、右から左へ伝わる水平バス、上方に伝わる２つの垂直バスセグメント、下方に伝わる２つの垂直バスセグメントおよび定数ゼロソースからの入力ラインである。マルチプレクサ６５は、レジスタ６２からの制御入力６４を有する。レジスタ６２の中身に応じて、そのサイクル中にこれらの入力のうちの選択された１つの入力上のデータは、出力ライン６６に与えられる。定数ゼロの入力は、電力が不必要にバス上の値を変更しないように、出力バスが用いられない場合に優先的に選択される。

同時に、レジスタ６２から与えられる値は、肯定応答選択ブロック６７にも与えられる。ブロック６７は、左から右に伝わる水平バス、右から左へ伝わる水平バス、上方に伝わる２つの垂直バスセグメント、下方に伝わる２つの垂直バスセグメントおよび定数ゼロソースからの肯定応答および再送肯定応答信号を受けとり、ライン６８上の一組の出力肯定応答信号を選択する。

図３は、２つのプロセッサ２０がそれぞれのコネクタ５０において左から右へ伝わる水平バス３２および右から左へ伝わる水平バス３６のセグメントに接続される様子を示す、拡大ブロック概略図である。バスのセグメントは、２つのマルチプレクサ５１間の部分として定義され、接続点２５によってプロセッサの入力に接続される。プロセッサの出力は、出力バスセグメント２６および他のマルチプレクサ５１を介してバスのセグメントに接続される。また、プロセッサからの肯定応答信号は、肯定応答重ね合わせブロック２７においてバス上の他の肯定応答信号と重ね合わされる。

マルチプレクサ５１およびブロック２７の選択入力は、関連するプロセッサ内の回路によって制御される。

アレイ内の全ての通信は、所定のシーケンスにおいて発生する。一実施の形態においては、シーケンス期間は１０２４クロックサイクルである。各スイッチおよび各プロセッサは、シーケンス周期をカウントするカウンタを含む。このシーケンスの各サイクルにおいて、各スイッチは、６つの出力バスのそれぞれに通じる入力バスの一つを選択する。シーケンスの所定のサイクルで、プロセッサは接続点２５を経由して入力バスセグメントからデータを読み込み、マルチプレクサ５１を用いて出力バスセグメントの方にデータを切り替える。

最低でも、各プロセッサは、関連するマルチプレクサおよび肯定応答重ね合わせブロックを制御し、シーケンスの正しい時間において接続されるバスセグメントからデータを読み込み、データに関する有効な機能を果たすことができることが必要である。この有効な機能は、データの記憶のみから構成されることもある。

図５は、１つの肯定応答制御ブロック２７の半分の構造を詳細に示す。肯定応答制御ブロック２７は、図３に示すように各プロセッサ２０に関連しており、
各プロセッサ２０の詳細は図５においては詳細に示されていていない。

肯定応答制御ブロック２７は入力信号ＡｃｋＩｎを受け取る。この入力信号ＡｃｋＩｎは、ライン４３上の入力としての、所定の肯定応答制御ブロック２７からの出力信号である。プロセッサ２０は、局所入力信号ＬｏｃａｌＡｃｋを生成し、ライン４５上の肯定応答制御ブロック２７に他の入力としてこの信号を供給する。

入力信号ＡｃｋＩｎおよび局所入力信号ＬｏｃａｌＡｃｋは、マルチプレクサ４１に入力として与えられ、また、ＡＮＤゲート４０に与えられる。ＡＮＤゲート４０の出力は、ライン７２上のマルチプレクサ４１に第３の入力として与えられる。

プロセッサ２０は、実際には３ビットでもかまわない選択信号Ｓｅｌｅｃｔも生成し、入力信号ＡｃｋＩｎ、局所入力信号ＬｏｃａｌＡｃｋ、または、入力信号ＡｃｋＩｎおよび局所入力信号ＬｏｃａｌＡｃｋの論理ＡＮＤのいずれかを選択するマルチプレクサ４１に、制御入力としてライン４６上の選択信号Ｓｅｌｅｃｔを与える。これらの信号のうち選択された信号は、ライン４４上の出力信号ＡｃｋＯｕｔとして与えられる。出力信号ＡｃｋＯｕｔは、同一のバス３２，３６に接続されたいずれかの次のプロセッサ２０に関連するいずれかの次の肯定応答制御ブロック２７にさらに与えられる。

図５は、肯定応答信号Ａｃｋまたは再送肯定応答信号ＲＡｃｋのいずれかを処理することができる肯定応答制御ブロック２７の一部を示す。いずれの場合においても、肯定応答制御ブロック２７は、これらの２つの信号とは別の信号を処理するための同様の回路を含む。

図６は、スイッチ５５内の肯定応答選択ブロック６７の一部の構造を詳細に示す。このスイッチ５５は、図２において示され、図２を参照して簡潔に記載され、肯定応答信号を結合する。また、図６は、肯定応答信号Ａｃｋまたは再送肯定応答信号ＲＡｃｋを処理することができる肯定応答選択ブロック６７の一部を示す。いずれの場合においても、肯定応答選択ブロック６７は、また、これらの２つの信号以外の信号を処理するための同様の回路を含む。

右から左へ伝わる水平バスＬｅｆｔＡｃｋＩｎ、左から右へ伝わる水平バスＲｉｇｈｔＡｃｋＩｎ、２つの上方向に伝わる垂直バスセグメントＵｐＡｃｋ１ＩｎおよびＵｐＡｃｋ２Ｉｎおよび２つの下方向に伝わる垂直セグメントＤｏｗｎＡｃｋ１ＩｎおよびＤｏｗｎＡｃｋ２Ｉｎ上の入力肯定応答信号、ならびに、定数ゼロソースＺｅｒｏからの入力肯定応答信号のそれぞれは、各ＡＮＤゲート８３の第１の入力に与えられる。

これらのＡＤＮゲート８３の各第２の入力は、それぞれのケースにおいて、レジスタ６２から受信された対応する選択信号の順序である信号を受け取る。したがって、選択信号が０である入力バスのいずれか１つにとって、かつ、そのような入力バスのみにとって、各ＡＮＤゲート８３の出力は、肯定応答信号に等しい。

出力関数ＡｃｋＯｕｔが、対応する選択信号が「ｌｏｗ」になるためのすべての入力肯定応答信号の論理ＡＮＤになるように、ＡＮＤゲート８３の出力はＡＮＤゲート８４の各入力に接続されている。

データワードは、第１のプロセッサから第２のプロセッサにまたは第１のプロセッサから複数の第２のプロセッサに同時に送信されてもよい。デバイスの動作は、まず、データがあるプロセッサから他のプロセッサに送信される場合を参照して以下に記載されている。この記載においては、すべてのプロセッサおよびすべてのスイッチは、同期化されたカウンタを含み、各シーケンス周期で特定の演算を実行するようにプログラムされていることに留意しなければならない。

図３を参照すると、送信プロセッサは、選択された水平バスに出力データおよび有効信号が選択されるように、特定のマルチプレクサ５１を選択する。ネットワーク内の適切なスイッチ５５は、送信プロセッサから受信プロセッサにデータおよび有効信号を送るように設定される。有効信号は、バス上に有効データが存在することを指し示すための「Ｈｉｇｈ」に設定される。送信時間の最後に、受信プロセッサは、受信することができればデータを読み込む。

送信プロセッサがデータおよび有効信号をバスに対して選択すると同時に、受信プロセッサは、例えばデータ入力バッファがフルであるか否かに基づいて、データを受信できるか否かを決定する。受信プロセッサがデータを受信できると仮定した場合、受信プロセッサは、マルチプレクサ４１を用いてＬｏｃａｌＡｃｋ信号をＨｉｇｈに設定してその信号を図５を参照して述べたようなバスに対して
選択する。受信プロセッサがデータを受信できなければ、受信プロセッサは、ＬｏｃａｌＡｃｋ信号をｌｏｗに設定し、同様の方法でこの信号をバスに対して選択する。

いずれの場合においても、肯定応答信号は、受信プロセッサが送信されたデータを実際に受信する前に、その受信プロセッサによって送信される。

受信プロセッサによってバスに対して設定されたＬｏｃａｌＡｃｋ信号は、適切なスイッチ５５を介して送信プロセッサに送られる。各スイッチ内において、ライン６４（図６に示されている）上の選択信号は、所望の肯定応答信号に対応してＡＮＤゲート８３（図６に示されている）に対してｌｏｗに設定され、他のすべての肯定応答信号に対してＨｉｇｈに設定される。送信時間の最後に、送信プロセッサは、このように送られた肯定応答信号をサンプリングする。

送信プロセッサによってなされた作用は、サンプリングされた肯定応答信号ＡｃｋがＨｉｇｈであったかｌｏｗであったかに依存する。サンプリングされた肯定応答信号ＡｃｋがＨｉｇｈであった場合には、受信プロセッサはデータを受信することができたことになり、この特定の通信チャネル（スロット）に割り当てられた次のサイクルにおいて、送信プロセッサは新しいデータを送信することができる。サンプリングされた肯定応答信号がｌｏｗである場合、受信プロセッサはデータを受信することができなかったことになり、次のスロットにおいてデータを再送する。この際、送信プロセッサは前回と同様の方法でデータを送信するが、有効信号をｌｏｗに設定する。

受信プロセッサが前回のスロットにおいてデータを読み込まなかった場合、受信プロセッサは、データを受信できる場合にはデータを読み込み、同一のスロットの間に、再送肯定応答信号ＲＡｃｋをＨｉｇｈに設定する。ＨｉｇｈであるＲＡｃｋ信号は、送信プロセッサに、データが受信されかつその送信が完了したことを送信プロセッサに通知する。受信プロセッサがデータをいまだに受信できなければ、受信プロセッサはＲＡｃｋ信号をｌｏｗに設定し、送信プロセッサはデータを次の割り当てスロットにおいて再送する。この処理は、受信プロセッサがデータを受信できるまで継続する。

この例の目的で、図４を参照して、プロセッサＰ２４からプロセッサＰ１６へのデータの送信について考える。データ転送が発生するスロットにおいて、プロセッサＰ２４は、特定のマルチプレクサを用いて、出力データおよび有効信号をバスセグメント８０に対して選択する。スイッチＳＷ２１は、左から右へ伝わる水平バスセグメント８０からの入力ＲｉｇｈｔＢｕｓＩｎ上のデータが上方向へ伝わる垂直バスセグメント７２への出力ＵｐＢｕｓ１Ｏｕｔに送られ、かつ、対応するＡｃｋ信号が反対方向に送られるように、設定される。スイッチＳＷ１１は、対応するＡｃｋ信号が反対方向に再度送られつつ、上方向に伝わる垂直バスセグメント７２からの入力ＵｐＢｕｓ１Ｉｎ上のデータが左から右に伝わる水平バスセグメント７６への出力ＲｉｇｈｔＢｕｓＯｕｔに送られる。

プロセッサＰ１５は、このスロットの際にこの後者のバスセグメントを用いることはできない（このスロットの際にデータを送信する必要があれば、右から左に伝わる適切なバスセグメントを用いることができることに留意すべきであるが）。プロセッサＰ１５を左から右へ伝わるバスに接続するマルチプレクサ５１は、バスセグメント７６からバスセグメント７７までのデータを送るように設定される。転送期間の最後には、受信プロセッサＰ１６はデータおよび有効信号を読み込み、送信プロセッサＰ２４はＡｃｋ信号およびＲａｃｋ信号をサンプリングする。

データが複数の受信プロセッサに対して送信される場合を参照して本発明をさらに説明する。例えば、図４を再度参照して、送信プロセッサＰ２４は、データを３つの受信プロセッサＰ１６，Ｐ２５およびＰ２６に送信する。

スイッチＳ２１およびＳ１１は前述のように設定されるが、スイッチＳＷ２１は、左から右へ伝わる水平バスセグメント８０からの入力ＲｉｇｈｔＢｕｓＩｎのデータを左から右へ伝わる水平バスセグメント８１への出力ＲｉｇｈｔＢｕｓＯｕｔに送るように付加的に設定される。プロセッサＰ２５は、バスセグメント８１からバスセグメント７９へデータを送るように、左から右へ伝わるバス上の特定のマルチプレクサを制御する。スイッチＳＷ１１およびプロセッサＰ１５，Ｐ１６は前述のように作用し、転送期間の最後にプロセッサＰ１６，Ｐ２５およびＰ２６はすべて、スロットのデータを受信することができるのであれば、データを読み込むとともに有効信号をサンプリングする。

左から右に伝わるバスセグメント８１と左から右に伝わるバスセグメント７９との間にあってプロセッサＰ２５によって制御される肯定応答制御ブロックは、そのプロセッサＰ２５からのＬｏｃａｌＡｃｋｓ（ＡｃｋおよびＲＡｃｋ）のＡＮＤを選択するように設定される。バスセグメント７９上の肯定応答制御ブロックに対する入力ＡｃｋＩｎとスイッチＳＷ２１の肯定応答選択信号とは、バスセグメント８０上の肯定応答信号がバスセグメント７２，８１からの肯定応答信号の論理ＡＮＤとなるように、設定される。

このように、送信プロセッサＰ２４によってサンプリングされた肯定応答信号は、受信プロセッサＰ１６，Ｐ２５，Ｐ２６からの肯定応答信号の論理ＡＮＤである。特定のデータワードが送信される最初のスロットにおいて、３つの受信プロセッサすべてが信号を読み出すことができれば、送信プロセッサＰ２４によってサンプリングされたＡｃｋ信号は、Ｈｉｇｈでありかつ次に割り当てられたスロット上の新しいデータを転送することができる。一方、このサンプリングされたＡｃｋ信号がｌｏｗである場合、送信プロセッサＰ２４は、上述したように有効信号をｌｏｗとしつつ、次に割り当てられたスロットにおいてデータを再送する。

この場合、受信プロセッサＰ１６，Ｐ２５，Ｐ２６のいずれかが前回割り当てられたスロットのデータを受信すれば、それらの受信プロセッサは、そのスロットにおいて新しいデータが送信されていないことを示すｌｏｗの有効信号をサンプリングする。しかしながら、データをまだ受信しておらずかつこのスロットにおいてそのデータを受信することができる受信プロセッサＰ１６，Ｐ２５，Ｐ２６のいずれかは、そのデータを読み込む。

すべてのプロセッサは、再送肯定応答信号ＲＡｃｋを以下のように制御する。すべてのプロセッサは、前回の割り当てスロットにおいてデータを受け取れば、現在のスロットにおいてデータを受信できるか否かにかかわらず、再送肯定応答信号ＲＡｃｋをＨｉｇｈに設定する。それらのプロセッサは、前回の割り当てスロットにおいてデータを受信できなかった場合、現在の割り当てスロットにおいてデータを受信することができればＲＡｃｋをＨｉｇｈに設定し、データを受信できなければＲＡｃｋをｌｏｗに設定する。

本例においては、プロセッサＰ１６，Ｐ２５が最初のスロットにおいてデータを受信できかつプロセッサＰ２６が最初のスロットにおいてデータを受信できなかった場合、プロセッサＰ２４はＡｃｋのｌｏｗをサンプリングし、次の割り当てスロットにおいてデータを再送する。この次のスロットにおいて、プロセッサＰ１６，Ｐ２５はＲＡｃｋ信号をＨｉｇｈに設定する。プロセッサＰ２６は、２番目のスロットにおいてデータを受信することができなければ、ＲＡｃｋをｌｏｗに設定する。送信プロセッサＰ２４は、３番目のスロットにおいて、ＲＡｃｋのｌｏｗをサンプリングし、データを再送する。受信プロセッサＰ２６は、３番目のスロットにおいてデータを受信することができれば、ＲＡｃｋをＨｉｇｈに設定する。すなわち、Ｐ１６およびＰ２５はＲＡｃｋ信号をＨｉｇｈに設定し、Ｐ２４は、送信が完了したことを示すＨｉｇｈのＲＡｃｋをサンプリングする。新しいデータは、次の割り当てスロットにおいて送信され得る。

本発明の実施例においては、プロセッサは入力バッファを備え、プロセッサは、入力バッファがフルであることによってデータを受信することができなくてもよい。この方法を用いることによって、受信プロセッサは、それらの受信プロセッサがスロットの最後にデータを読み込めるか否かを示すために、肯定応答信号Ａｃｋと再送肯定応答信号ＲＡｃｋを用いている。

本発明は、特定の実施例の観点から述べられているが、主としてあるプロセッサが１またはそれ以上の他のプロセッサにデータを送信する必要がある環境に適用することができる。これらのプロセッサは、例えば、あらかじめプログラムされたスイッチによって切り替えられたデータよりも、パケットヘッダーの情報によってアドレス指定されてもよい。あらゆる場合において、プロトコルの有利な実施例は受信プロセッサが一度以上同一のデータ（またはデータパケット）を受信しないことを保証できる一方で、本発明は、データが送信される同一のスロットの間にデータを受信することができることを受信プロセッサが確認できるという利点を提供することができる。

なお、添付図面は、本発明をよりよく理解し、かつ、本発明が実施される形態を説明するために、次に、一例としての目的のためだけに参照されるものである。

本発明に係るプロセッサアレイの概略ブロック図である。 図１のプロセッサアレイの一部の概略拡大ブロック図である。 図１のプロセッサアレイの一部の概略拡大ブロック図である。 図１のプロセッサアレイの一部の概略拡大ブロック図である。 図１のプロセッサアレイの一部の概略拡大ブロック図である。 図１のプロセッサアレイの一部の概略拡大ブロック図である。

Claims (10)

1. 複数のプロセッサと、
   前記プロセッサを相互接続させるネットワークとを備え、
   少なくとも１つの第１のプロセッサは、所定の期間内に少なくとも１つの第２のプロセッサにデータを送るようにプログラムされ、
   １またはそれ以上の前記第２のプロセッサは、前記所定の期間内に送信された前記データを受信するようにプログラムされ、
   前記１またはそれ以上の第２のプロセッサは、送信された前記データを１またはそれ以上の前記第２のプロセッサが受信するようにプログラムされている前記所定の期間内に、送信された前記データを受け取ることができることを示す肯定応答信号を、前記１またはそれ以上の第２のプロセッサが送信された前記データを実際に受信する前に、それぞれの前記第１のプロセッサに送信するようにプログラムされ、
   各前記第１のプロセッサは、前記第２のプロセッサまたは各前記第２のプロセッサによって前記所定の期間内に送信された前記肯定応答信号を検出するようにプログラムされ、また、前記第２のプロセッサのそれぞれが送信された前記データを受信することができないことを１またはそれ以上の前記肯定応答信号が示す場合に、前記所定の期間の次の所定の期間内に前記データを再送信するようにプログラムされていることを特徴とするプロセッサシステム。
2. 各前記プロセッサは、いずれかのデータとともに、前記データがこれまでに送信されたか否かを示すバイナリデータ有効信号を送信するようにプログラムされていることを特徴とする請求項１記載のシステム。
3. 前記第２のプロセッサまたは各前記第２のプロセッサによって関連する前記第１のプロセッサに送信された前記肯定応答信号の論理ＡＮＤを形成するための、および、前記関連する第１のプロセッサに結果を与えるための論理回路を含むことを特徴とする請求項１または２記載のシステム。
4. 各前記プロセッサは、データ入力バッファを備え、
   各前記第２のプロセッサは、前記各入力データバッファがフルである場合には、データを受信することができないことを示す肯定応答信号を送信することを特徴とする請求項１〜３のいずれかに記載のシステム。
5. 前記第２のプロセッサまたは各前記第２のプロセッサは、送信された前記データを受信することができないことを示す肯定応答信号を前記第１のプロセッサのそれぞれに送信する場合に、再送信された前記データを受信することができるか否かを示す再送肯定応答信号を次の前記所定の期間内に前記第１のプロセッサに送信するようにプログラムされていることを特徴とする請求項２または３記載のシステム。
6. 各前記第１のプロセッサは、前記第２のプロセッサまたは各前記第２のプロセッサによって送信された前記再送肯定応答信号を検出するようにプログラムされ、また、前記第２のプロセッサのそれぞれが再送された前記データを受信することができないことを１またはそれ以上の前記再送肯定応答信号が示す場合に、次の前記所定の期間内に前記データを再送するようにプログラムされていることを特徴とする請求項５記載のシステム。
7. 各プロセッサは、データ入力バッファを備え、
   各前記第２のプロセッサは、前記各入力データバッファがフルである場合に、再送信されたデータを受信することができないことを示す再送肯定応答信号を送信することを特徴とする請求項６記載のシステム。
8. 各前記プロセッサは、連続するシーケンス期間において繰り返し所定の演算シーケンスを実行するようにプログラムされていることを特徴とする請求項１〜７のいずれかに記載のシステム。
9. 前記ネットワークは、バスおよびスイッチを含むネットワークを備え、
   前記スイッチは、前記第１のプロセッサから１またはそれ以上の前記第２のプロセッサに前記データを送信するようにプログラムされ、前記所定の期間内に前記第２のプロセッサまたは各前記第２プロセッサから前記第１のプロセッサに各前記肯定応答信号を送信するようにプログラムされていることを特徴とする請求項１〜８のいずれかに記載のシステム。
10. 各前記プロセッサは、これまでに送信されていないデータを送信する場合に第１の値となり、また、これまでに送信されたデータを送信する場合または有効データを送信しない場合に第２の値となる有効バイナリデータを送信するようにプログラムされていることを特徴とする請求項２記載のシステム。

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