JP2000244530A - データ通信装置 - Google Patents

Abstract

(57)【要約】 【課題】 コストの上昇を抑制しつつ、データの送信順
序を変えることなく伝送効率を向上することができるデ
ータ通信装置を得る。 【解決手段】 ＤＭＡコントローラ１６は、奇数番目の
フレームの送信データは送信バッファ２２Ａを、偶数番
目のフレームの送信データは送信バッファ２２Ｂを各々
介して送信回路２４に送信データをフレーム毎に転送す
る。送信回路２４は、送信データのエラーが発生した場
合に、該エラーが発生した送信データのフレームの転送
に用いた送信バッファが特定できる再送要求信号２８Ａ
又は２８ＢをＤＭＡコントローラ１６に送信する。ＤＭ
Ａコントローラ１６は、受信した再送要求信号に基づい
て、記憶部２０Ａ又は２０Ｂに記憶しておいたメモリ１
４上の格納アドレスを用いて再送すべき送信データを読
み出して再送する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データ通信装置に
係り、より詳しくは、送信したデータの衝突やパリティ
エラー等が発生した場合に当該送信データを効率よく再
送することができるデータ通信装置に関する。

【０００２】

【従来の技術】ネットワーク接続された装置間でデータ
の交換を行う際の規約であるＣＳＭＡ／ＣＤ（衝突検出
機能付き搬送波検知多元アクセス）等のデータ伝送制御
手順では、送信データの衝突やパリティエラー等が発生
した場合に当該データの再送を行うことが取り決められ
ており、この再送の技術には次のようなものがあった。

【０００３】特開平４−３３１４６号公報及び特開平４
−３２２５３８号公報記載の技術では、送信用及び再送
用の２つのバッファにより送信バッファを２重化して、
送信時には同一の送信データを送信用バッファ及び再送
用バッファの双方に書き込み、再送時には再送用バッフ
ァから再送することによって処理を簡略化していた。

【０００４】また、特開昭６３−７３７４０号公報記載
の技術では、送信側においてメモリに一旦記憶された送
信データに対してフレーム毎にシーケンス番号を付与し
て連続して送信し、該送信が終了した後に受信側では受
信した全てのデータに対する上記シーケンス番号毎の確
認／未確認を示す情報が含まれた肯定応答を送信側に返
送する。送信側では返送された肯定応答を参照して、受
信側で未確認のデータがある場合には当該データのシー
ケンス番号に対応するデータのみを上記メモリから読み
出して再送していた。

【０００５】また、特開昭６３−１３６８５１号公報記
載の技術では、受信側で受信データをフレーム毎にエラ
ーチェックして該エラーチェックの結果をフレーム毎に
送信側へ返信し、送信側では既に送信した２つ先のフレ
ームについてのエラーチェック結果に基づいて、通信が
エラーである場合はエラーしたフレームに遡って再送し
ていた。

【０００６】

【発明が解決しようとする課題】しかしながら、上記特
開平４−３３１４６号公報及び特開平４−３２２５３８
号公報記載の技術では、全てのフレームの送信データを
記憶可能な容量を有するバッファを２つ必要としている
ため、回路規模が大きくなって高コストになる、という
問題点があった。

【０００７】一方、上記特開昭６３−７３７４０号公報
記載の技術では、シーケンス番号の付加及び削除等の処
理が必要であるため、送信処理が煩雑であり、伝送効率
も低下する、という問題点があった。

【０００８】更に、上記特開昭６３−１３６８５１号公
報記載の技術では、エラーが発生した場合に、正常に送
信することができる可能性がある次のフレームも強制的
に最初から再送されてしまうため、伝送効率が悪く、か
つ再送されるまでの時間が長くかかる、という問題点が
あった。

【０００９】本発明は上記問題点を解消するために成さ
れたものであり、コストの上昇を抑制しつつ、データの
送信順序を変えることなく伝送効率を向上することがで
きるデータ通信装置を提供することを目的とする。

【００１０】

【課題を解決するための手段】上記目的を達成するため
に、請求項１記載のデータ通信装置は、送信データ記憶
手段に格納された送信データを所定データ量毎に複数の
送信バッファの各々を介して送信手段に転送するダイレ
クトメモリアクセス制御手段を備えたデータ通信装置で
あって、前記ダイレクトメモリアクセス制御手段が、前
記複数の送信バッファに格納された送信データの前記送
信データ記憶手段における格納アドレスを記憶するアド
レス記憶手段と、前記送信手段によって送信データが送
信先に送信されたときにエラーが検出され、該検出され
たエラーに対応する送信データの転送に用いられた送信
バッファを特定することができる再送要求を受信した場
合に、該再送要求によって特定される送信バッファに転
送した送信データの格納アドレスを前記アドレス記憶手
段から読み出し、読み出した格納アドレスに基づいて前
記送信データ記憶手段から送信データを読み出して再送
する再送手段と、を備えている。

【００１１】請求項１に記載のデータ通信装置によれ
ば、ダイレクトメモリアクセス制御手段によって、送信
データ記憶手段に格納された送信データが所定データ量
毎に複数の送信バッファの各々を介して送信手段に転送
される。なお、上記複数の送信バッファは、送信データ
記憶手段に一旦記憶された送信データを送信手段に転送
する際に用いられるものであるので、比較的容量が小さ
なものを適用することができる。

【００１２】また、本発明では、ダイレクトメモリアク
セス制御手段に備えられたアドレス記憶手段によって、
上記複数の送信バッファに格納された送信データの送信
データ記憶手段における格納アドレスが記憶され、再送
手段によって、送信手段により送信データが送信先に送
信されたときにエラーが検出されて該検出されたエラー
に対応する送信データの転送に用いられた送信バッファ
を特定することができる再送要求が受信された場合に、
該再送要求によって特定される送信バッファに転送した
送信データの格納アドレスが上記アドレス記憶手段から
読み出され、読み出された格納アドレスに基づいて上記
送信データ記憶手段から送信データが読み出されて再送
される。なお、上記エラーには、送信データの他の装置
からの送信データとの衝突によるエラー、送信データの
パリティエラー等が含まれる。

【００１３】このように、請求項１に記載のデータ転送
装置によれば、ダイレクトメモリアクセス制御手段が複
数の送信バッファに格納された送信データの送信データ
記憶手段における格納アドレスをアドレス記憶手段によ
って記憶し、かつ検出されたエラーに対応する送信デー
タの転送に用いられた送信バッファを特定できる再送要
求を受信した場合に、該再送要求によって特定される送
信バッファに転送した送信データの格納アドレスを上記
アドレス記憶手段から読み出し、読み出した格納アドレ
スに基づいて送信データ記憶手段から送信データを読み
出して再送しているので、送信データにシーケンス番号
等の識別手段を付加することなく送信データの送信順序
を変えずに再送処理を簡易に行うことができ、送信デー
タの伝送効率を向上することができると共に、複数の送
信バッファは比較的小容量のものとすることができるの
で、コストを抑制することができる。

【００１４】なお、請求項１記載の発明において、上記
再送要求を再送手段に送信するための手段を設ける形態
としてもよい。

【００１５】また、請求項２に記載の発明のように、請
求項１記載の発明において、前記再送要求によって特定
される送信バッファを介して前記再送要求に対応する送
信データを再送することができるように前記複数の送信
バッファをフレーム毎に切替える切替手段を更に備える
ことが好ましい。本発明におけるフレームは上記請求項
１記載の発明の所定データ量に対応するもので、ある一
定のデータのまとまりを示しており、パケット、ブロッ
ク等と表現されたものもこれに含まれる。

【００１６】このように、複数の送信バッファをフレー
ム毎に切替える切替手段を備えることによって、再送待
ち時間を短縮することができ、より伝送効率を向上する
ことができる。

【００１７】

【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態について詳細に説明する。なお、本実施形態
では、送信バッファを２つ有する場合の形態について説
明する。まず、図１を参照して、本実施形態に係るデー
タ通信装置１０の構成について説明する。

【００１８】同図に示すようにデータ通信装置１０は、
データ通信装置１０全体の動作を司るＣＰＵ１２を備え
ており、ＣＰＵ１２は後述するネットワーク４０に接続
された図示しない外部装置に送信する送信データ等を記
憶するメモリ１４と、ＣＰＵ１２の代わりにデータ転送
を制御して所謂ＤＭＡ転送を行うダイレクトメモリアク
セスコントローラ（以下、ＤＭＡコントローラという）
１６と、上記図示しない外部装置への送信データの送信
を行う送信回路２４と、に接続されている。

【００１９】ＣＰＵ１２はメモリ１４に最大２フレーム
分の送信データをフレーム毎に格納すると共に、メモリ
１４に格納した送信データのメモリ１４上の格納アドレ
スをフレーム毎にＤＭＡコントローラ１６に通知する。

【００２０】ＤＭＡコントローラ１６は２つの記憶部２
０Ａ及び記憶部２０Ｂを備えており、ＣＰＵ１２から通
知された送信データのメモリ１４上の格納アドレスをフ
レーム毎に記憶する。なお、本実施形態のＤＭＡコント
ローラ１６では、奇数番目のフレームの送信データのメ
モリ１４上の格納アドレスを記憶部２０Ａに記憶し、偶
数番目のフレームの送信データのメモリ１４上の格納ア
ドレスを記憶部２０Ｂに記憶する。

【００２１】ＤＭＡコントローラ１６はメモリ１４に接
続されており、ＣＰＵ１２から通知されて記憶部２０Ａ
及び記憶部２０Ｂに記憶した上記格納アドレスに基づい
て、メモリ１４に格納された送信データをフレーム毎に
読み出すことができる。なお、ＤＭＡコントローラ１６
には、後述する再送要求信号を受信した場合に再送処理
を行う再送処理部１８が備えられている。

【００２２】ＤＭＡコントローラ１６は更に２つの送信
バッファ２２Ａ及び送信バッファ２２Ｂに接続されてお
り、メモリ１４から読み出した送信データをフレーム毎
に送信バッファ２２Ａ及び送信バッファ２２Ｂに各々送
信（記憶）する。なお、本実施形態に係るデータ通信装
置１０では、奇数番目のフレームの送信データを送信バ
ッファ２２Ａへ、偶数番目のフレームの送信データを送
信バッファ２２Ｂへ各々送信する。

【００２３】一方、送信回路２４は送信バッファ２２Ａ
及び送信バッファ２２Ｂに接続されると共にネットワー
ク４０に接続されており、送信回路２４に備えられてい
る切り替えシーケンサ２６を介して送信バッファ２２Ａ
及び送信バッファ２２Ｂに記憶された送信データをフレ
ーム毎にネットワーク４０を介して図示しない外部装置
に送信することができる。

【００２４】また、送信回路２４は、送信したデータが
他の装置から送信されたデータと衝突を起こしたときに
発生される衝突検出信号４２等の信号を受信することが
できるように構成されており、この受信した信号等に基
づいてデータが正常に送信できたか否かを判定し、正常
に送信できた場合には送信完了信号をＣＰＵ１２に送信
する。ＣＰＵ１２は、送信回路２４から上記送信完了信
号を受信した場合に、次のフレームの送信データをメモ
リ１４に格納すると共に、格納した送信データのメモリ
１４上の格納アドレスをＤＭＡコントローラ１６へ通知
する。

【００２５】なお、本実施形態における切り替えシーケ
ンサ２６は、接続する送信バッファを送信データのフレ
ーム毎に交互に切り替えるように構成されている。すな
わち、まず送信バッファ２２Ａに接続して１番目のフレ
ームの送信データを送信し、この１番目のフレームの送
信データの送信が全て終了した時点で送信バッファ２２
Ｂに接続して２番目のフレームの送信データを送信し、
この２番目のフレームの送信データの送信が全て終了し
た時点で再度送信バッファ２２Ａに接続して３番目のフ
レームの送信データを送信する。これ以降、同様に送信
バッファを切り替えることによって、４番目以降のフレ
ームの送信データを順次送信する。

【００２６】従って、送信回路２４は、切り替えシーケ
ンサ２６の状態に基づいて、衝突検出信号４２が受信さ
れたときの該衝突検出信号４２に対応する送信データの
転送に用いた送信バッファを特定することができ、特定
された送信バッファに対応した再送要求信号２８Ａ（送
信バッファ２２Ａに対応）又は再送要求信号２８Ｂ（送
信バッファ２２Ｂに対応）をＤＭＡコントローラ１６に
送信するように構成されている。

【００２７】また、本実施形態に係る送信バッファ２２
Ａ及び送信バッファ２２Ｂは、図２に示すように３２ビ
ット（１ワード）×３２ワード構成とされたＦＩＦＯ
（first-in first-out）で構成されており、送信回路２
４では送信バッファ２２Ａ又は送信バッファ２２Ｂから
送信データを１ワード毎に記憶順に順次読み出すので、
ＤＭＡコントローラ１６は送信バッファ２２Ａ及び送信
バッファ２２Ｂの空き具合を監視し、空きがある場合に
メモリ１４から読み出した送信データを１ワード毎に送
信バッファへ記憶する。

【００２８】また、本実施形態では、図３に示すように
１フレームのサイズを最大１５１４バイトとし、このう
ちの先頭の１４バイトは、ＤＡ（ディスティネーション
・アドレス：宛先アドレス）、ＳＡ（ソース・アドレ
ス：送信元アドレス）等の情報で構成されたヘッダとさ
れている。

【００２９】メモリ１４が本発明の送信データ記憶手段
に、ＤＭＡコントローラ１６が本発明のダイレクトメモ
リアクセス制御手段に、再送処理部１８が本発明の再送
手段に、記憶部２０Ａ及び記憶部２０Ｂが本発明のアド
レス記憶手段に、送信回路２４が本発明の送信手段に、
切り替えシーケンサ２６が本発明の切替手段に、各々相
当する。

【００３０】次に、図４乃至図８のフローチャートを参
照して、本実施形態に係るデータ通信装置１０の作用に
ついて説明する。まず、図４を参照して、ＣＰＵ１２で
実行される処理の流れについて説明する。

【００３１】同図のステップ１００では、メモリ１４に
対して１番目及び２番目のフレームの送信データを格納
し、次のステップ１０２では、上記１番目及び２番目の
フレームのメモリ１４上の格納アドレスをＤＭＡコント
ローラ１６に通知し、更に次のステップ１０４では、Ｄ
ＭＡコントローラ１６に対して送信処理の開始を指示す
るスタートコマンドを送信する。

【００３２】次のステップ１０６では、送信すべきデー
タの全フレームのメモリ１４への格納が終了したか否か
を判定し、終了していない場合（否定判定の場合）はス
テップ１０８へ移行して、送信回路２４から上記送信完
了信号の受信待ちを行い、送信完了信号を受信した場合
に肯定判定となってステップ１１０へ移行する。

【００３３】ステップ１１０では、次のフレーム（この
場合は３番目のフレーム）の送信データをメモリ１４に
格納した後、次のステップ１１２において当該送信デー
タの格納アドレスをＤＭＡコントローラ１６に対して通
知した後に上記ステップ１０６へ戻る。

【００３４】これ以降、全てのフレームの送信データの
メモリ１４への格納が終了するまで上記ステップ１０６
乃至ステップ１１２の処理を繰り返して実行した後にス
テップ１０６が肯定判定されて本処理を終了する。

【００３５】次に、図５を参照して、ＤＭＡコントロー
ラ１６で実行される処理の流れについて説明する。な
お、本実施形態に係るＤＭＡコントローラ１６では、Ｃ
ＰＵ１２からフレーム毎の送信データのメモリ１４上の
格納アドレスを受信した際に図６に示す割り込み処理１
を実行し、送信回路２４から再送要求信号２８Ａ又は再
送要求信号２８Ｂを受信した際には再送処理部１８によ
って図７に示す割り込み処理２を実行するが、これらの
割り込み処理については後述する。

【００３６】図５のステップ２００では、ＣＰＵ１２か
らの上記スタートコマンドの受信待ちを行い、スタート
コマンドを受信した時点で肯定判定となってステップ２
０２へ移行する。

【００３７】ステップ２０２では、記憶部２０Ａに記憶
されている奇数番目（最初は１番目）のフレームのメモ
リ１４上の格納アドレスに基づいて、メモリ１４から奇
数番目のフレームの送信データを読み出し、次のステッ
プ２０４では、この送信データの送信バッファ２２Ａへ
の送信を開始する。なお、この際、ＤＭＡコントローラ
１６は奇数番目のフレームの送信データを１ワード毎に
送信バッファ２２Ａに対して送信するが、送信バッファ
２２Ａは上述したように３２ワード分の記憶容量しか有
しておらず、かつ送信データはフレーム当たり最大１５
００バイトのサイズを有しているので、ＤＭＡコントロ
ーラ１６では上述したように送信バッファ２２Ａの空き
具合を監視し、空きができた時点で後続する送信データ
を送信バッファ２２Ａに対して送信する。

【００３８】次のステップ２０６では、当該フレームの
送信データの送信が終了したか否かを判定し、終了した
時点でステップ２０８へ移行して全フレームの送信デー
タの送信が終了したか否かを判定し、終了した場合（肯
定判定の場合）は上記ステップ２００へ戻って再度スタ
ートコマンドの受信待ちを行い、終了していない場合
（否定判定の場合）にはステップ２１０へ移行する。

【００３９】ステップ２１０では、記憶部２０Ｂに記憶
されている偶数番目（最初は２番目）のフレームのメモ
リ１４上の格納アドレスに基づいて、メモリ１４から偶
数番目のフレームの送信データを読み出し、次のステッ
プ２１２では、この送信データの送信バッファ２２Ｂへ
の送信を開始する。なお、この際、ＤＭＡコントローラ
１６は偶数番目のフレームの送信データを１ワード毎に
送信バッファ２２Ｂに対して送信するが、送信バッファ
２２Ａと同様に送信バッファ２２Ｂは３２ワード分の記
憶容量しか有しておらず、かつ送信データはフレーム当
たり最大１５００バイトのサイズを有しているので、Ｄ
ＭＡコントローラ１６では上述したように送信バッファ
２２Ｂの空き具合を監視し、空きができた時点で後続す
る送信データを送信バッファ２２Ｂに対して送信する。

【００４０】次のステップ２１４では、当該フレームの
送信データの送信が終了したか否かを判定し、終了した
時点でステップ２１６へ移行して全フレームの送信デー
タの送信が終了したか否かを判定し、終了した場合（肯
定判定の場合）は上記ステップ２００へ戻って再度スタ
ートコマンドの受信待ちを行い、終了していない場合
（否定判定の場合）にはステップ２０２へ戻って、全フ
レームの送信が終了するまでステップ２０２乃至ステッ
プ２１６の処理を繰り返して行う。

【００４１】次に、図６を参照して、ＤＭＡコントロー
ラ１６によってＣＰＵ１２から送信データのメモリ１４
上の格納アドレスを受信した際に実行される割り込み処
理１について説明する。

【００４２】同図のステップ２５０では、受信した格納
アドレスが奇数番目のフレームに対応するものであるか
否かを判定し、奇数番目のフレームに対応するものであ
る場合（肯定判定の場合）はステップ２５２へ移行して
受信した格納アドレスを記憶部２０Ａに格納し、奇数番
目のフレームに対応するものではない場合（否定判定の
場合）は偶数番目のフレームに対応するものであると見
なしてステップ２５４へ移行し、受信した格納アドレス
を記憶部２０Ｂに格納する。

【００４３】この割り込み処理１によって、奇数番目の
フレームに対応する送信データの格納領域１４Ａのアド
レスが記憶部２０Ａに、偶数番目のフレームに対応する
送信データの格納領域１４Ｂのアドレスが記憶部２０Ｂ
に、各々常時格納されることになる。

【００４４】次に、図７を参照して、送信回路２４から
再送要求信号２８Ａ又は２８Ｂを受信した際にＤＭＡコ
ントローラ１６の再送処理部１８によって実行される割
り込み処理２について説明する。

【００４５】同図のステップ２６０では、受信した再送
要求信号２８Ａ又は２８Ｂに基づいて再送すべき送信デ
ータのフレームを認識し、該再送すべき送信データの転
送に用いた送信バッファをリセットする。

【００４６】すなわち、受信した再送要求信号が再送要
求信号２８Ａである場合は送信バッファ２２Ａを用いて
送信した（又は送信している）奇数番目のフレームの送
信データが再送すべき送信データであるので、この場合
は送信バッファ２２Ａをリセットし、受信した再送要求
信号が再送要求信号２８Ｂである場合には送信バッファ
２２Ｂを用いて送信した（又は送信している）偶数番目
のフレームの送信データが再送すべき送信データである
ので、この場合は送信バッファ２２Ｂをリセットする。

【００４７】次のステップ２６２では、受信した再送要
求信号２８Ａ又は２８Ｂに基づいて再送すべきフレーム
の送信データのメモリ１４上の格納アドレスを記憶部２
０Ａ又は記憶部２０Ｂから読み出し、該格納アドレスに
格納されている送信データをメモリ１４から読み出す。

【００４８】次のステップ２６４では、上記ステップ２
６２で読み出した送信データの、該送信データの送信に
用いた送信バッファに対する再送を開始し、次のステッ
プ２６６にて送信データの再送終了待ちを行った後に本
割り込み処理２を終了する。

【００４９】以上の図５乃至図７を参照して説明したＤ
ＭＡコントローラ１６の処理によるデータ送信状態の遷
移について図９の状態遷移図を参照して説明する。

【００５０】同図に示すように、ＤＭＡコントローラ１
６はＣＰＵ１２からスタートコマンドを受信すると、奇
数番目（この場合は１番目）のフレームの送信データを
送信バッファ２２Ａに送信する（Ｓ１）。もし、この送
信の途中で奇数番目のフレームの送信データに対応する
再送要求信号２８Ａを受信した場合は送信バッファ２２
Ａをリセットした後に当該奇数番目のフレームの送信デ
ータを再度送信バッファ２２Ａに送信する。この時点で
は偶数番目のフレームの送信データは送信していないの
で、偶数番目のフレームの送信データに対応する再送要
求信号を受信することはない。

【００５１】奇数番目（この場合は１番目）のフレーム
の送信データの送信が終了したら、偶数番目（この場合
は２番目）のフレームの送信データをメモリ１４から読
み出してＤＭＡコントローラ１６に備えられた図示しな
い記憶手段に記憶する（Ｓ２）。なお、図９では、２回
目以降に記憶する偶数番目のフレームの送信データは上
書きされる場合があるため「更新」と表現している。

【００５２】次にＤＭＡコントローラ１６は、読み出し
た偶数番目のフレームの送信データを送信バッファ２２
Ｂへ送信する（Ｓ３）。もし、この送信の途中で奇数番
目のフレームの送信データに対応する再送要求信号２８
Ａを受信した場合は送信バッファ２２Ａをリセットした
後に上記Ｓ１へ戻る。また、偶数番目のフレームの送信
データに対応する再送要求信号２８Ｂを受信した場合は
送信バッファ２２Ｂをリセットした後に当該偶数番目の
フレームの送信データを再度送信バッファ２２Ｂに送信
する。

【００５３】偶数番目（この場合は２番目）のフレーム
の送信データの送信が終了したら次のフレーム（この場
合は３番目のフレーム）の送信データを奇数番目のフレ
ームの送信データとして読み出して上記図示しない記憶
手段に記憶（更新）し（Ｓ４）、その後、上記Ｓ１へ戻
る。

【００５４】これ以降、送信すべき全てのフレームの送
信データの送信バッファ２２Ａ又は送信バッファ２２Ｂ
への送信が終了するまで上記Ｓ１〜Ｓ４の処理を繰り返
して実行する。ただし、２回目以降のＳ１では偶数番目
のフレームの送信データに対応する再送要求信号２８Ｂ
を受信する場合があり、この場合は送信バッファ２２Ｂ
をリセットした後に上記Ｓ３へ戻る。

【００５５】次に、図８を参照して、送信回路２４で実
行される処理の流れについて説明する。

【００５６】同図のステップ３００では、送信バッファ
２２Ａに送信データが到着したか否かを判定し、到着し
ている場合（肯定判定の場合）はステップ３０２へ移行
して送信バッファ２２Ａから送信データを読み出してネ
ットワーク４０へ送信する処理を開始する。一方、送信
バッファ２２Ａに送信データが到着していない場合（否
定判定の場合）には送信バッファ２２Ａへの送信データ
の到着待ちを行う。

【００５７】次のステップ３０４では、送信中の送信デ
ータの再送が必要になったか否かを判定する。すなわ
ち、送信回路２４では送信中の送信データとネットワー
ク４０に接続されている他の外部装置からの送信データ
との衝突が発生した場合には、ネットワーク４０を介し
て衝突検出信号４２が受信されるので、該衝突検出信号
４２が受信されたか否かに基づいて再送が必要か否かを
判定する。

【００５８】上記ステップ３０４により再送の必要があ
ると判定された場合（肯定判定の場合）にはステップ３
０６に移行して送信バッファ２２Ａに対応する再送要求
信号２８ＡをＤＭＡコントローラ１６に送信した後に上
記ステップ３００へ戻って再度送信バッファ２２Ａへの
送信データの到着待ちを行う。すなわち、上記ステップ
３０６によって再送要求信号２８ＡをＤＭＡコントロー
ラ１６に送信した場合には、ＤＭＡコントローラ１６に
よって送信バッファ２２Ａがリセットされた後に当該再
送要求信号に応じた送信データが再度送信バッファ２２
Ａに送信されるので、送信回路２４は再度送信バッファ
２２Ａへの送信データの到着待ちを行った後に到着した
送信データを送信（再送）する。

【００５９】一方、上記ステップ３０４により再送の必
要がないと判定された場合（否定判定の場合）にはステ
ップ３０８へ移行して送信中の送信データの送信が終了
したか否かを判定し、終了していない場合（否定判定の
場合）は上記ステップ３０４へ戻り、終了した時点（肯
定判定となった時点）でステップ３１０へ移行してＣＰ
Ｕ１２に対して送信完了信号を送信する。

【００６０】すなわち、上記ステップ３００乃至ステッ
プ３０８の処理によって、送信バッファ２２ＡへＤＭＡ
コントローラ１６から送信されてくる奇数番目（この場
合は１番目）のフレームの送信データのネットワーク４
０への送信を行い、この送信の途中で再送の必要が生じ
た場合には再送要求信号２８ＡをＤＭＡコントローラ１
６に送信した後に、ＤＭＡコントローラ１６から送信バ
ッファ２２Ａに対して再度送信される当該フレームの送
信データを再送する。

【００６１】次のステップ３１２では、送信バッファ２
２Ｂに送信データが到着したか否かを判定し、到着して
いる場合（肯定判定の場合）はステップ３１４へ移行し
て送信バッファ２２Ｂから送信データを読み出してネッ
トワーク４０へ送信する処理を開始する。一方、送信バ
ッファ２２Ｂに送信データが到着していない場合（否定
判定の場合）には送信バッファ２２Ｂへの送信データの
到着待ちを行う。

【００６２】次のステップ３１６では、上記ステップ３
０４と同様に衝突検出信号４２の受信の有無に基づい
て、送信中の送信データの再送が必要になったか否かを
判定する。

【００６３】上記ステップ３１６により再送の必要があ
ると判定された場合（肯定判定の場合）にはステップ３
１８に移行して送信バッファ２２Ｂに対応する再送要求
信号２８ＢをＤＭＡコントローラ１６に送信した後に上
記ステップ３１２へ戻って再度送信バッファ２２Ｂへの
送信データの到着待ちを行う。すなわち、上記ステップ
３１８によって再送要求信号２８ＢをＤＭＡコントロー
ラ１６に送信した場合には、ＤＭＡコントローラ１６に
よって送信バッファ２２Ｂがリセットされた後に当該再
送要求信号に応じた送信データが再度送信バッファ２２
Ｂに送信されるので、送信回路２４は再度送信バッファ
２２Ｂへの送信データの到着待ちを行った後に到着した
送信データを送信（再送）する。

【００６４】一方、上記ステップ３１６により再送の必
要がないと判定された場合（否定判定の場合）にはステ
ップ３２０へ移行して送信中の送信データの送信が終了
したか否かを判定し、終了していない場合（否定判定の
場合）は上記ステップ３１６へ戻り、終了した時点（肯
定判定となった時点）でステップ３２２へ移行してＣＰ
Ｕ１２に対して送信完了信号を送信した後に上記ステッ
プ３００へ戻る。

【００６５】すなわち、上記ステップ３１２乃至ステッ
プ３２０の処理によって、送信バッファ２２ＢへＤＭＡ
コントローラ１６から送信されてくる偶数番目（この場
合は２番目）のフレームの送信データのネットワーク４
０への送信を行い、この送信の途中で再送の必要が生じ
た場合には再送要求信号２８ＢをＤＭＡコントローラ１
６に送信した後に、ＤＭＡコントローラ１６から送信バ
ッファ２２Ｂに対して再度送信される当該フレームの送
信データを再送する。

【００６６】これ以降、全てのフレームの送信データの
送信が終了するまで上記ステップ３００乃至ステップ３
２２の処理を繰り返して行う。

【００６７】以上詳細に説明したように、本実施形態に
係るデータ通信装置では、送信回路によって検出された
エラー（送信データの衝突）に対応する送信データの転
送に用いられた送信バッファを特定できる再送要求信号
をＤＭＡコントローラに送信すると共に、ＤＭＡコント
ローラが２つの送信バッファに格納された送信データの
メモリにおける格納アドレスを記憶し、かつ上記再送要
求信号が受信されたときに、該再送要求信号によって特
定される送信バッファに転送したフレームの送信データ
の格納アドレスに基づいてメモリから送信データを読み
出して再送しているので、送信データにシーケンス番号
等の識別手段を付加することなく送信データの送信順序
を変えずに再送処理を簡易に行うことができ、送信デー
タの伝送効率を向上することができると共に、２つの送
信バッファは比較的小容量のものとすることができるの
で、コストを抑制することができる。

【００６８】また、本実施形態に係るデータ通信装置で
は、２つの送信バッファをフレーム毎に切替える切り替
えシーケンサを備えているので、再送待ち時間を短縮す
ることができ、更に伝送効率を向上することができる。

【００６９】なお、本実施形態では、送信バッファを送
信バッファ２２Ａと２２Ｂの２つのみ備えた場合につい
て説明したが、本発明はこれに限定されるものではな
く、送信バッファを３つ以上備える形態としてもよい。
この場合は、再送要求信号も各送信バッファを特定する
ことができるように送信バッファと同数とする必要があ
るが、メモリ１４に記憶できる送信データのフレーム数
を本実施形態よりも多くすることができ、より効率的に
送信データの送信を行うことができる。

【００７０】また、本実施形態では、本発明の切替手段
を送信回路２４に備えた場合について説明したが、本発
明はこれに限定されるものではなく、例えばＤＭＡコン
トローラ１６に備える形態としてもよい。

【００７１】また、本実施形態では、再送要求信号を送
信バッファと同数だけ用意する場合について説明した
が、本発明はこれに限定されるものではなく、再送要求
信号は再送を要する送信データの転送に用いた送信バッ
ファを特定することができるものであればよく、例え
ば、複数ビットで構成された１つの再送要求信号の各ビ
ットに各送信バッファを対応付けて、再送を要する送信
データの転送に用いた送信バッファに対応するビットの
みを１としてＤＭＡコントローラ１６に返送する形態と
してもよい。

【００７２】更に、本実施形態では、本発明のエラーと
して送信データの衝突の発生によるエラーを適用した場
合について説明したが、本発明はこれに限定されるもの
ではなく、本発明のエラーとして例えば送信データのパ
リティエラーを適用する形態としてもよい。

【００７３】

【発明の効果】本発明によれば、ダイレクトメモリアク
セス制御手段が複数の送信バッファに格納された送信デ
ータの送信データ記憶手段における格納アドレスをアド
レス記憶手段によって記憶し、かつ検出されたエラーに
対応する送信データの転送に用いられた送信バッファを
特定できる再送要求を受信した場合に、該再送要求によ
って特定される送信バッファに転送した送信データの格
納アドレスを上記アドレス記憶手段から読み出し、読み
出した格納アドレスに基づいて送信データ記憶手段から
送信データを読み出して再送しているので、送信データ
にシーケンス番号等の識別手段を付加することなく送信
データの送信順序を変えずに再送処理を簡易に行うこと
ができ、送信データの伝送効率を向上することができる
と共に、複数の送信バッファは比較的小容量のものとす
ることができるので、コストを抑制することができる、
という効果が得られる。

【図面の簡単な説明】

【図１】 実施の形態に係るデータ通信装置の概略構成
を示すブロック図である。

【図２】 図１の送信バッファの構成及び作用を示す概
略図である。

【図３】 実施の形態における送信データの１フレーム
の構成を示す概略図である。

【図４】 実施の形態に係るデータ通信装置のＣＰＵで
実行される処理の流れを示すフローチャートである。

【図５】 実施の形態に係るデータ通信装置のＤＭＡコ
ントローラで実行される処理の流れを示すフローチャー
トである。

【図６】 図５の処理の実行途中で実行される割り込み
処理１の流れを示すフローチャートである。

【図７】 図５の処理の実行途中で実行される割り込み
処理２の流れを示すフローチャートである。

【図８】 実施の形態に係るデータ通信装置の送信回路
で実行される処理の流れを示すフローチャートである。

【図９】 実施の形態に係るデータ通信装置のＤＭＡコ
ントローラで実行される処理の状態遷移を示す状態遷移
図である。

【符号の説明】

１０ データ通信装置 １２ ＣＰＵ １４ メモリ（送信データ記憶手段） １６ ＤＭＡコントローラ（ダイレクトメモリアクセ
ス制御手段） １８ 再送処理部（再送手段） ２０Ａ、２０Ｂ 記憶部（アドレス記憶手段） ２２Ａ、２２Ｂ 送信バッファ ２４ 送信回路（送信手段） ２６ 切り替えシーケンサ（切替手段） ２８Ａ、２８Ｂ 再送要求信号 ４０ ネットワーク ４２ 衝突検出信号

Claims (2)

【特許請求の範囲】
1. 【請求項１】 送信データ記憶手段に格納された送信デ
   ータを所定データ量毎に複数の送信バッファの各々を介
   して送信手段に転送するダイレクトメモリアクセス制御
   手段を備えたデータ通信装置であって、 前記ダイレクトメモリアクセス制御手段が、 前記複数の送信バッファに格納された送信データの前記
   送信データ記憶手段における格納アドレスを記憶するア
   ドレス記憶手段と、 前記送信手段によって送信データが送信先に送信された
   ときにエラーが検出され、該検出されたエラーに対応す
   る送信データの転送に用いられた送信バッファを特定す
   ることができる再送要求を受信した場合に、該再送要求
   によって特定される送信バッファに転送した送信データ
   の格納アドレスを前記アドレス記憶手段から読み出し、
   読み出した格納アドレスに基づいて前記送信データ記憶
   手段から送信データを読み出して再送する再送手段と、 を備えたことを特徴とするデータ通信装置。
2. 【請求項２】 前記再送要求によって特定される送信バ
   ッファを介して前記再送要求に対応する送信データを再
   送することができるように前記複数の送信バッファをフ
   レーム毎に切替える切替手段を更に備えたことを特徴と
   する請求項１記載のデータ通信装置。