JPH04297942A - 待ち行列を使用してトランザクションを発生する装置及びその方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はコンピュータ内の中央処
理装置（ＣＰＵ）から該コンピュータの他の記憶域へと
情報を高性能で送信し、しかもＣＰＵがトランザクショ
ン毎の伝送の誤りから回復可能にする方法を装置に関す
る。

【０００２】

【従来の技術】コンピュータ・システムは代表的には指
令、アドレス、データ及び制御信号のような情報を節点
間で搬送するシステム母線によって互いに接続された複
数の節点から成っている。通常のコンピュータ構造を構
成する節点の例には中央処理装置、主記憶装置、及び大
容量記憶装置と回路網とのインタフェースをもたらすＩ
／Ｏアダプタ／制御回路が含まれる。情報が母線を経て
送信されると、受信節点は送信節点にその情報が送信中
に劣化したかどうか、又、トランザクションに起因する
その他のプロトコルの誤りがあったかどうかを伝達する
。これは部分的には情報と共に送信される奇遇検査ビッ
トをチェックすることによって行われる。

【０００３】受信節点が送信の誤りがないことを確認す
ると、受信節点は送信節点に対して肯定応答（“ＡＣＫ
”）信号を返信して、情報が良好であることを表示する
。あるいは、情報が送信又はその他の母線プロトコルの
誤りによって劣化した場合は、送信節点はＡＣＫを返信
しない。母線プロトコルにより要求された期間中にＡＣ
Ｋが返信されない場合は、それが送信節点によって“否
定応答”（“ＮＡＣＫ”）信号として論理的に認識され
、その情報が良好ではないことが表示され、送信節点は
再度その情報を送信しなければならない。

【０００４】受信節点への情報の送信完了と、情報が送
信中に劣化したかどうか、及びなんらかの他のプロトコ
ルの誤りがあったかどうかに関する受信節点による判定
との間にはある程度の時間遅延がある。その理由は、情
報に対して受信節点の母線インタフェースによる奇遇検
査ビットのチェックがなされるにはある程度の時間が必
要であるからである。従って、送信節点が最初の母線周
期中に情報を送信すると、その節点は前記情報が良好で
あるかどうかを通信するＡＣＫ又はＮＡＣＫを受けるま
でに幾つかの母線周期を待機することが一般的である。

【０００５】コンピュータ体系において公知のシステム
設計では、一つの節点から別の節点への転送に関する情
報を一時的に記憶するための待ち行列が使用される場合
が多い。代表的な方式では、待ち行列はＣＰＵとシステ
ム母線とのインタフェースとの間に配置される。ＣＰＵ
はＣＰＵから主記憶装置に転送される情報を待ち行列に
装填する。このようにして待ち行列を使用することの利
点は、主記憶装置への転送が実際に完了する前にＣＰＵ
が他の動作を継続することができることによりＣＰＵの
効率が促進されることである。更に、代表的な方式では
待ち行列への装填は最大の効率に必要であるＣＰＵの動
作速度と同じ速度で行われる。出力待ち行列によって記
憶される情報量は通常は幾つかのトランザクションを含
むのに充分な量である。従って、待ち行列を有するＣＰ
Ｕは待ち行列がアンロードされると複数の、直に連続す
るトランザクションをシステム母線に発することが可能
である。

【０００６】出力待ち行列はこのような複数の、直に連
続するトランザクションを発することが可能であるが、
待ち行列をアンロードする従来の方法はシステムがトラ
ンザクション及び母線プロトコルの誤りを回復する必要
があるため前記の能力を活用しえていない。特に、所定
のトランザクションでＮＡＣＫが生ずると、システムは
再度トランザクションを発しなければならないので、情
報は送信節点から受信節点に再度送信される。この従来
の方法では先行するトランザクションが首尾よく完了す
るか、又はある情報の送信の試みが連続して成功せずに
“タイム・アウト”と呼ばれる最終的な誤り状態になる
まで、連続するトランザクションを開始することができ
ない。

【０００７】例えば、送信節点が第１のトランザクショ
ンに関する全ての誤り情報を受信する前に第２のトラン
ザクションを開始しなければならない場合で、第１のト
ランザクションに誤りが生じた場合は、送信節点の制御
サブシステムは第２のトランザクションを送信した後に
ジャンプ・バックして第１のトランザクションを再送信
しなければならない。次ぎに、第２トランザクションに
誤りがないと仮定すると、第１トランザクションの実行
を反復した後、制御サブシステムは成功した第２トラン
ザクションを反復する必要がないとして、第３トランザ
クションへとジャンプ・アヘッドしなければならない。 このようなジャンプ・バックージャンプ・アヘッド方式
は極めて複雑であることが判明しているので、実現され
ていない。

【０００８】従って、従来のアンロード方式では、第１
待ち行列入口アドレスに含まれている情報が送信される
と、システムは全てのＡＣＫが返信されるまで、第２待
ち行列入口アドレスに含まれる情報の送信を待機する。 しかし、ＮＡＣＫが返信された場合は、トランザクショ
ンは反復される。しかし、この方法の欠点は節点が所定
のトランザクションに関するＡＣＫ又はＮＡＣＫを待機
することを余儀なくされている間に待ち行列を更にアン
ロードすることが滞るので、システム効率が低下するこ
とである。この欠点はＣＰＵの速度を高めるための連続
処理の傾向に鑑みるとかなり重大であり、直に連続した
順序でトランザクションを発するにはシステムの相互接
続の必要性が増大する。一方、複数の、直に連続するト
ランザクションを発する出力待ち行列の能力を活用しよ
うとすると、待ち行列のアンロード・システムの設計は
元々の、又は後続のトランザクションの試みが少なくと
も一つのＮＡＣＫを生じた場合は誤りを回復する能力を
有してしなければならない。このような誤り回復能力は
ある種の進歩したシステム母線のプロトコルを必要とす
る。

【０００９】

【発明が解決しようとする課題】本発明は前述の欠点を
解決することを課題としている。

【００１０】

【課題を解決するための手段】本発明の一側面に従って
、ＣＰＵと同じ速度で動作する一組の装填回路を介して
装填される単一の出力待ち行列が提供される。本発明の
別の側面では、単一の出力待ち行列は２つの別個の論理
待ち行列に論理的に分割される。この２つの論理待ち行
列は偶数である物理的待ち行列入口アドレス記憶域と、
奇数である物理的待ち行列入口アドレス記憶域とから成
っている。

【００１１】本発明の別の側面は２組の別個のアンロー
ド回路を介して偶数及び奇数の待ち行列入口アドレスを
アクセスすることによって、待ち行列の迅速なアンロー
ドを可能にし、システム効率を高めるものである。本発
明の更に別の側面では偶数と奇数の待ち行列入口アドレ
スのアンロードを交番して、一つのトランザクションの
進行中に、直前のトランザクションはそれ自体の誤り情
報をチェックして、同じ待ち行列入口アドレスに情報を
再度送信すべきか、又は次の待ち行列入口アドレスに進
むべきかを判定する。更に、論理待ち行列の最初の半分
による前記の判定は別の半分の論理待ち行列のトランザ
クション発行状態に関わりなく行われる。従って、二重
アクセス・システムによって高い効率でのアンロードが
可能になり、同時に実用的な洗練された誤り回復方法が
実現される。

【００１２】本発明は広義にはコンピュータ・システム
内の第１節点から、コンピュータ・システム内の第２節
点へとトランザクションを発する方法と装置に関するも
のである。この装置は、各々が情報を電子的に記憶可能
な複数個の待ち行列入口アドレスを有する待ち行列と、
該情報を該待ち行列に装填するための装填装置であって
、該装填装置が該第１節点から送られた情報を受信でき
るように該第１節点と連結され、かつ該装填装置が情報
を該待ち行列入口アドレスへと装填できるように該待ち
行列と連結されている装填装置と、第１群の待ち行列入
口アドレスと連結され、該第１群の待ち行列入口アドレ
スに含まれる該情報を該第２節点に送信可能だえる第１
アンロード装置と、第１群の待ち行列入口アドレスとは
異なる第２群の待ち行列入口アドレスと連結され、該第
２群の待ち行列入口アドレスに含まれる該情報を該第２
節点に送信可能である第２アンロード装置とを備え、該
第２節点は誤り状態情報を該第１節点に伝送可能であり
、該誤り状態情報は該第１節点から該第２節点へのしず
れかの該情報が誤りであるかどうかを指示し、かつ、該
第１及び第２アンロード装置が各々が連結された待ち行
列入口アドレスに含まれる情報をアクセスし、かつ伝送
することを可能にする装置を備え、該アクセス及び伝送
の順序は該第２節点から該第１節点へと搬送された該誤
り状態情報によって決定され、かつ、該第１及び第２ア
ンロード装置が交番でそれぞれの情報を該第２節点に伝
送することを可能にする装置を備えている。

【００１３】好ましい実施例において説明する通り、Ｃ
ＰＵから主記憶装置への情報を待機するための出力待ち
行列はその偶数及び奇数の待ち行列入口アドレスへと分
割される。待ち行列には二組のアンロード回路が連結さ
れており、そのうちの一組は偶数の待ち行列入口アドレ
スをアクセスし、別の一組は奇数の待ち行列入口アドレ
スをアクセスする。各組のアンロード回路には更にアド
レス・ポインタと誤り応答回路が連結されている。最終
的にアンロード回路は待ち行列から主記憶装置へと情報
を伝送するためのシステム母線に接続されている。

【００１４】待ち行列に情報が装填された後、待ち行列
はアンロード回路によって空にされる。特に、偶数のア
ドレス回路は第１偶数待ち行列入口アドレスに記憶され
た情報をアクセスし、その情報を主記憶装置へと転送す
る。その直後に、奇数のアドレス回路は第１奇数待ち行
列入口アドレスに記憶された情報をアクセスし、その情
報を主記憶装置へと転送する。第２トランザクションの
進行中に、第１トランザクションに関する奇数及びプロ
トコルの誤り情報が誤り応答回路によって評価され、偶
数の待ち行列入口アドレス用のアドレス・ポインタが待
ち行列の次の偶数アドレスに前進されるべきかどうかが
判定される。第１トランザクションに誤りが検出される
と、アドレス・ポインタは停止されて、第２トランザク
ションの完了の直後に第１トランザクションが反復され
る。

【００１５】同様にして、第１偶数待ち行列入口アドレ
スの情報が再送信されている間に、第２トランザクショ
ンに関する奇数及びプロトコルの誤り情報が誤り応答回
路によって評価され、奇数の待ち行列入口アドレス用の
アドレス・ポインタが待ち行列の次の奇数アドレスに前
進されるべきかどうかが判定される。第２トランザクシ
ョンに誤りがないものとすると、奇数アドレス・カウン
タが前進して、第１偶数待ち行列入口アドレスの再送信
が完了すると直ちに第２奇数待ち行列入口アドレスの情
報が送信される。

【００１６】待ち行列のこのようなアンロードは一般に
、待ち行列が空になるまで、同様にして偶数及び奇数待
ち行列入口アドレスの前記の逐次的アクセス順序で継続
される。このようにして、待ち行列はＣＰＵと、ＣＰＵ
と同じ動作速度で入力側に装填される主記憶装置との間
の高能率のインタフェースとして機能する。更に、誤り
があればトランザクションを再度発することができるの
で、待ち行列は誤り回復状態でも高能率の動作を継続す
ることができる。

【００１７】

【実施例】次ぎにこの発明の実施例を添付図面を参照し
つつ詳細に説明する。本発明はＣＰＵと同様の高速度で
動作する一組の装填回路を介して装填され、複数の組の
アンロード回路によってアンロードされる待ち行列に関
するものである。アンロード回路の正確な組数は待ち行
列を一定数の割り込みされる待ち行列入口アドレスへと
論理的に分割し、これらのアドレスから順序付けされた
順にトランザクションを発することによって定められる
。その結果、この割り込みされるトランザクション発行
方式を利用することによって、待ち行列はシスヒム母線
との効率が高いインタフェースを達成する。

【００１８】本発明の好ましい実施例では、待ち行列は
二重アンロード回路を有する単一の環状待ち行列を使用
することによって情報をＣＰＵから主記憶装置へと書き
込むことができる。環状待ち行列は情報が装填される待
ち行列であり、アンロードされると、空になった待ち行
列入口アドレスは付加的な情報を再度装填するために利
用できる。この待ち行列を利用することによって、次の
トランザクションを開始する前に。任意の所定のトラン
ザクションが誤りがないものと認定されなくともシステ
ム母線上の次のトランザクションを直ちに進行させるこ
とによってシステム効率が大幅に向上する。

【００１９】このようなトランザクションの発行、すな
わち直前のトランザクションに関する完全な誤り情報を
受信する前にトランザクションを開始することは、以後
「多重的な、直に連続するトランザクション」と称する
。更に、トランザクションはこのように厳密に順序付け
された順に進行することができるにも係わらず、洗練さ
れ、しかも実用的な誤り回復シスヒムを利用することに
よって、割り込み可能な再書き込み方式は送信の誤りを
回復することが可能である。

【００２０】さて図面を参照すると、図１は複数個の同
一のＣＰＵモジュール２０（ａ−ｎ）と、複数個の同一
の入力／出力（Ｉ／Ｏ）モジュール２２（ａ−ｎ）と、
複数個の同一の主記憶装置モジュール２４（ａ−ｎ）と
を備えたコンピュータ・システムを示している。ＣＰＵ
、Ｉ／Ｏ及び主記憶装置の正確な個数はシステムの用途
と性能上の目的によって異なるので、この図では“ｎ”
個のＣＰＵモジュール、Ｉ／Ｏモジュール及び主記憶装
置モジュールとして示してある。これらのモジュールは
好ましい実施例ではディジタル・イクイップメント・コ
ーポレーションのＸＭＩ母線であるシステム母線２６と
互いに連結されている。図１は更に示すように、ＣＰＵ
モジュール２０はキャッシュ記憶装置２９に連結された
ＣＰＵ２８を有しており、一方、前記キャッシュは出力
待ち行列３０に接続されている。待ち行列３０はキャッ
シュ２９とシステム母線２６との間に配置されている。 図１には図示していないが、多重プロセッサの環境では
、ＣＰＵモジュールの全ては独自のＣＰＵ、キャッシュ
及び待ち行列と共に同一構造である。

【００２１】図２には、入力側で出力待ち行列を装填し
、出力側でアンロードするブロック回路と共に出力待ち
行列３０が図示されている。特に、指令、アドレス及び
データのような情報はキャッシュ２９から伝送され、デ
マルチプレイク３２を介して待ち行列３０へと装填され
る。このデマルチプレクサは入力側と出力側を有し、装
填制御回路３４によって制御される。デマルチプレクサ
３２とこれと連結された装填制御回路３４はキャッシュ
２９から主記憶装置モジュール２４へと伝送される指令
、アドレス及びデータを待ち行列３０の種々の待ち行列
入口アドレスに装填する機能を果たす。待ち行列３０は
８個の待ち行列入口アドレス記憶域（Ｑ０−Ｑ７）を有
しており、各待ち行列入口アドレス記憶域は５つのクォ
ッド語（１クォッド語＝６４ビット）を保持する能力が
あり、これらのクォッド語の一つは代表的にはアドレス
Ａを伴う指令Ｃであり、他の４つのクォッド語はデータ
Ｄ０，Ｄ１，Ｄ２，Ｄ３である。本発明のこの実施例で
は待ち行列３０は８つの待ち行列入口アドレスと、各待
ち行列入口アドレス内の５つのクォッド語を有している
が、待ち行列入口アドレスと語の実際の数及び実際の語
のサイズは設計上の要因と目的に応じて変更できる。

【００２２】出力待ち行列をアンロードする従来の方法
にも、種々の待ち行列入口アドレスの記憶域を空にする
ために単一のマルチプレクサを使用することが含まれて
いる場合があると、図２は２つのマルチプレクサ、すな
わち偶数待ち行列マルチプレクサ３６と奇数待ち行列マ
ルチプレクサ３８とに接続された待ち行列３０を示して
いる。待ち行列３０は待ち行列マルチプレクサ３６，３
８によって８つの待ち行列入口アドレス記憶域に含まれ
る情報をアンロードする目的で、複数のポイントでアク
セスされることが可能である。待ち行列３０は物理的に
は単一の待ち行列であるが、これは論理的には２つの別
個の待ち行列と同じ機能を備えている。すなわち、２つ
の論理待ち行列は偶数又は奇数の待ち行列入口アドレス
によって形成されている。待ち行列３０のアンロードは
Ｑ０のような偶数の待ち行列入口アドレスを先ず空にし
て、次ぎにＱ１のような奇数の待ち行列入口アドレスを
、次ぎにＱ２のような偶数の待ち行列入口アドレスを空
にすることによって進行し、以下同様である。更に、本
発明の他の実施例は待ち行列を設計及び性能上の要因に
おうじて任意の数の複数の待ち行列に分割することがで
きる。しかし、待ち行列を更に分割する場合は、待ち行
列マルチプレクサ３６，３８と同様の付加的なアンロー
ド用マルチプレクサ及びこれらに関連するアンロード制
御回路が必要となろう。

【００２３】待ち行列マルチプレクサ３６，３８の入力
側は待ち行列３０の出力側と接続され、８つの待ち行列
入口アドレス記憶域をアクセスすることによって待ち行
列３０をアンロードすることができる。図２に示すよう
に、偶数待ち行列マルチプレクサ３６は待ち行列３０の
偶数の待ち行列入口アドレスＱ０，Ｑ２，Ｑ４，Ｑ６に
接続され、奇数待ち行列マルチプレクサ３８は待ち行列
３０の奇数の待ち行列入口アドレスＱ１，Ｑ３，Ｑ５，
Ｑ７に接続されている。偶数待ち行列マルチプレクサ３
６は偶数アンロード制御ブロック４０によって制御され
る。これは任意の所定のトランザクション中に偶数待ち
行列マルチプレクサ３６が待ち行列３０のどの待ち行列
入口アドレスをアクセスするかを決定する制御回路を含
むブロックである。この制御回路は偶数待ち行列マルチ
プレクサ３６が待ち行列３０内の各々の偶数待ち行列入
口アドレスをアクセスすることを可能にするアドレス・
ポインタから成っている。アドレス・ポインタの増分は
これも偶数アンロード制御回路４０に含まれる誤り応答
回路によって判定される。

【００２４】誤り応答回路は主記憶装置２４への情報の
伝送により生ずる奇数及びプロトコル誤り情報、ＡＣＫ
及びＮＡＣＫを受け、かつこれに反応する。この情報を
受信し、処理した後、誤り応答回路は偶数待ち行列マル
チプレクサ３６用のアドレス・ポインタが次のアドレス
に進行すべきであるか、又は誤りによって必然的に情報
を同じ待ち行列入口アドレス記憶域に再伝送しなければ
ならないので、同じアドレスに留まるべきかを判定する
。従って、偶数アンロード制御４０は誤り状態線４２を
経てシステム母線２６に接続されている。誤り状態線４
２はＡＣＫ及びＮＡＣＫ信号の形式で奇数及びプロトコ
ル誤り情報を偶数アンロード制御４０に再伝送する。 この誤り情報が待ち行列マルチプレクサ３６，３８によ
る待ち行列３０内の情報のアクセスに及ぼす作用は、以
下の図５Ａ及び５Ｂの説明と関連して更に詳細に説明す
る。

【００２５】図２に示すように、奇数待ち行列マルチプ
レクサ３８は同様に奇数アンロード制御４４によって制
御され、その内容と機能は、任意の所定のトランザクシ
ョン中に奇数待ち行列マルチプレクサ３８が待ち行列３
０のどの待ち行列入口アドレスをアクセスするかを決定
することを除いて、実際的に偶数アンロード制御４０と
同一である。奇数アンロード制御４４は偶数アンロード
制御４０と同一である誤り応答回路によって制御される
アドレス・ポインタを備えている。更に、奇数アンロー
ド制御４４は誤り状態線４２を経てシステム母線２６に
接続されているので、誤り応答回路は所定のトランザク
ション後にアドレス・ポインタが増分されるべきである
か、又は同じトランザクションが反復されるべきである
かを判定することができる。

【００２６】最後に、図２では待ち行列マルチプレクサ
３６，３８の出力側は選択マルチプレクサ４６の入力側
に接続され、一方、選択マルチプレクサ４６の出力側は
システム母線２６に接続されている。選択マルチプレク
サ４６は選択制御４８によって制御され、双方で２つの
待ち行列マルチプレクサ３６と３８のどちらがシステム
母線２６上の情報を伝送するかを決定する。殆どの場合
は、選択制御４８は選択マルチプレクサ４６を待ち行列
マルチプレクサ３６と３８の間でトグルさせるので、選
択マルチプレクサ４６は交番で偶数待ち行列入口アドレ
スに含まれる情報を伝送し、次ぎに奇数待ち行列入口ア
ドレスに含まれる情報を伝送し、次ぎに偶数待ち行列入
口アドレスに含まれる情報を伝送し、以下同様である。 その間、待ち行列マルチプレクサ３６，３８とそれに関
連するアンロード制御４０，４４は偶数及び奇数の各々
のどの待ち行列入口アドレスが選択マルチプレクサ４６
に伝送されるべきであるかを判定する機能を果たす。

【００２７】図３は図２に示したものと基本的に同一の
待ち行列３０及び関連する装填及びアンロード回路の機
構を示している。しかし、この図では更に詳細に図示さ
れている。図面を三次元で示したのは、待ち行列３０の
８つの待ち行列入口アドレスの各々が実際に複数ブロッ
クの情報から構成されていることを示すためである。指
令、アドレス及びデータの形式の情報は各々６４ビット
のブロックから成り、各々のトランザクションは文字“
Ｅ”で総称された関連する誤り状態の情報を有している
。デマルチプレクサ３２は三次元の形式で図示されてい
るが、それは情報を装填している場合に、待ち行列３０
の８つの待ち行列入口アドレス記憶域どうしを区別でき
なければならないと同時に、任意の所定の待ち行列入口
アドレスで５つの情報ブロックを区別できなければなら
ないからである。同様に、待ち行列マルチプレクサ３６
，３８も三次元で示してあるが、それは各々がアンロー
ドの際の４つのそれぞれの待ち行列入口アドレスどうし
を区別できなければならないと同時に、任意の所定の待
ち行列入口アドレスで５つの情報ブロックを区別できな
ければならないからである。

【００２８】デマルチプレクサ３２と待ち行列３０、待
ち行列３０と待ち行列マルチプレクサ３６，３８との実
際の接続は図面を明解にするために図３には図示してい
ない。しかし、本発明の実際の実施態様ではこれらの接
続は図３に示されている接続と同様になされており、こ
れらの接続は全て図２に全般的に示されている。図４を
参照すると、待ち行列３０の個々の記憶セルはクロック
５２上の信号を用いて使用可能にされるＤ個のラッチ５
０から構成されている。しかし、本発明の別の実施例で
は、待ち行列３０の個々の記憶セルはシステムの性能上
の必要性に適合する任意の記憶装置から構成することが
できる。

【００２９】図４は待ち行列３０の単一の待ち行列入口
アドレス、この例ではＱ０に記憶された情報を構成する
６４ビットを各々が含んでいる５つの情報ブロックを示
している。好ましい実施例では、第１のブロックは書き
込み指令のような指令Ｃと、アドレスＡとを含み、次の
４つのブロックはデータＤ０，Ｄ１，Ｄ２，Ｄ３を含ん
でいる。指令の機能は主記憶装置にＣ／Ａブロックに続
くデータで何をするべきかを示す命令を付与することで
あり、一方、アドレスは主記憶装置にどのアドレスを指
令及びデータと関連させるかを通信する。このように、
書き込み指令は主記憶装置に対して書き込み指令と共に
伝送されたアドレスから始まる４つの後続のデータ・ブ
ロックを書き込むように命令する。

【００３０】待ち行列入口アドレスがアクセスされると
、所定の待ち行列マルチプレクサ３６，３８は先ず、そ
のアドレスに記憶されたＣ／Ａブロックを６４ビットの
完全なブロックとして伝送する。次ぎに待ち行列３０は
Ｄ０を別の６４ビットの完全なブロックとして伝送し、
次ぎにＤ１を伝送し、これは所定の待ち行列入口アドレ
スの５つのブロックが全て伝送されるまで継続される。 これらの５つの関連する情報ブロックの伝送は単一の“
トランザクション”を構成する。

【００３１】ＸＭＩ母線によれば、Ｃ／Ａから成る第１
の情報ブロックの伝送後に、主記憶装置２４はその情報
ブロックに誤りがなかったことを確認するためＡＣＫ信
号を返信しなければならない。割り当てられた期間中に
この肯定応答が受信されない場合は、確認がないことは
ＮＡＣＫであるものと解釈され、これは伝送の過渡的な
誤り又はなんらかのプロトコルの誤りがあったことを意
味し、情報は再伝送されなければならない。

【００３２】さて図５Ａを参照すると、従来の単一アン
ロード方式を利用した出力待ち行列のタイミング図が示
されている。図の上に沿って母線周期番号が示され、そ
の下にはこれらの母線周期中に伝送される情報が示され
ている。従来の待ち行列が周期＃０の間に主記憶装置に
情報を伝送する準備をしているものと想定すると、ＣＰ
Ｕモジュールは母線の調停を行う。この例では、周期＃
０の間にシステム母線へのアクセスが許認されたのであ
る。アクセスの許認は調停方式によってＣＰＵモジュー
ルに割当られた優先レベルによって決定される。周期＃
１の間、待ち行列はＱ０の第１のブロックからＣ／Ａを
伝送し、次の４周期、すなわち＃＃２−５の間に待ち行
列はＱ０の残りの４ブロックからＤ０−Ｄ３を伝送する
。

【００３３】ＸＭＩ母線プロトコルに従って、主記憶装
置からのＡＣＫ及びＮＡＣＫ信号は所定の情報ブロック
が２周期後にＣＰＵモジュールによって伝送されるまで
はＣＰＵモジュールによって受信されない。従って、周
期＃３中に待ち行列は母線のデータ線を経てＤ１を主記
憶装置に伝送し、一方、主記憶装置は別個の誤り状態線
上のＣ／Ａに関するＡＣＫを返信している。周期＃４中
に、待ち行列は主記憶装置にＤ０を伝送し、一方、主記
憶装置はＤ０に関するＡＣＫを返信しており、以下の後
続の周期でも同様である。従って、情報及び誤り状態信
号は別個の線上にあるので、任意の所定の時点で母線上
を逆方向に進行することができる。

【００３４】更に図５Ａを参照すると、従来の出力待ち
行列を空にする性能の限界を見ることができる。すなわ
ち、周期＃＃１−５中に共に単一のトランザクションを
構成するＣ／Ａ及びＤ０−Ｄ３の伝送後、そのトランザ
クションの完全な誤り状態情報は周期＃７まで受信され
ない。周期＃＃８−１０の間、従来の待ち行列用の誤り
論理は、次ぎにどの待ち行列入口アドレスがアクセスさ
れるべきかを判定するためその第１のトランザクション
からの誤り情報を処理しなければならなくなる。周期＃
７中にＮＡＣＫが返信されたものとすると、待ち行列は
Ｑ０に含まれる情報の全てを再伝送しなければならない
。従って、周期＃１１中に、ＣＰＵモジュールは母線へ
のアクセスを調停し、この例では許認される。従って、
Ｑ０に含まれる情報は周期＃１２から始まって再伝送さ
れる。

【００３５】誤り情報の受信の遅延及び誤りから回復で
きなければならないので，従来の方法では再度母線を調
停し、次のトランザクションを試みる前に、全ての肯定
応答信号の受信まで待機しなければならない。その結果
、従来の方法では、先行のトランザクションが首尾よく
完了するか、タイム・アウトの誤りによりトランザクシ
ョンを伝送する再度の試みが終了するまで次のトランザ
クションの発行は単純に停止される。一方、誤り論理が
ＡＣＫ／ＮＡＣＫを処理するまでシステムが待機刷る間
にトランザクション毎に４周期が無動作になるので、ア
ンロード・システムの全体の効率が低下することは明白
である。

【００３６】待ち行列３０のアンロード効率は本発明を
利用することによって大幅に高めることができる。さて
、図５Ｂを参照すると、図５Ａと同類のタイミング図が
図示されている。しかし、この場合は、図２及び図３に
関して前述したように、タイミング図は待ち行列３０と
、アンロード制御回路４０，４４と、選択マルチプレク
サ４６と選択制御回路４８とを使用した双対アンロード
方式を反映したものである。

【００３７】図５Ｂに示すように、周期＃０の間、ＣＰ
Ｕモジュール２０はシステム母線２６へのアクセスを調
停し、かつ許認される。図５Ａに示した例と同様に、待
ち行列３０は同様に、周期＃１の間に第１ブロックの情
報を、すなわちＣ／Ａを伝送することによって第１偶数
待ち行列入口アドレスＱ０のアンロードを開始し、引き
続き後続の４周期中に４つのデータ・ブロックＤ０−Ｄ
３が伝送される。同様に、任意の所定の情報ブロックに
関する肯定応答が情報の伝送の２周期後に偶数アンロー
ド制御回路４０によって受信される。図５Ａの例と同様
に、Ｄ３の伝送によりＮＡＣＫ信号が生じ、これは周期
＃７中に受信される。しかし、この場合は、周期＃６中
にＣＰＵモジュール２０がシステム母線２６へのアクセ
スを調停し、許認されているので、ＣＰＵモジュールは
第２のトランザクション、すなわち周期＃７から始まる
第１偶数待ち行列入口アドレス、Ｑ１のアンロードを開
始することが可能になる。

【００３８】ＸＭＩ母線プロコトルはトランザクション
の間に指令、アドレス又はデータ情報が母線上にない母
線周期を少なくとも１周期は必要とするので、別の節点
が各々の優先順に従ってアクセスを得ようと試みること
ができることは重要である。このタイミング図で示した
例では、周期＃１６がこの休止中の周期であり、更にこ
の例では他のどの節点も待ち行列３０の連続する再書き
込み動作を遅延させる許認されたアクセスを有していな
い。

【００３９】更に図５Ｂを参照すると、偶数アンロード
制御回路４０が第１トランザクションに関する誤り情報
の全てを再受信する前に、奇数待ち行列入口アドレスを
アクセスする奇数待ち行列マルチプレクサ３８は周期＃
７で始まるＱ１Ｕ含まれる情報を伝送する。この第２ト
ランザクションが進行中、偶数アンロード制御回路４０
に含まれる誤り応答回路は第１のトランザクションに関
連するＡＣＫ／ＮＡＣＫを処理し、それによって偶数待
ち行列マルチプレクサ３６用のアドレス・ポインタが待
ち行列３０の次の偶数待ち行列入口アドレスのポイント
に前進すべきかどうかを判定する。図５Ｂに示すように
周期＃７中に第１のトランザクションに関するＮＡＣＫ
が受信されると、そのアドレス・ポインタはＱ０で停止
するので、Ｑ０に含まれる情報の全てが図示のように周
期＃１２から始まって再伝送される。

【００４０】第１のトランザクションを構成する５つの
ブロックのいずれか一つに関するＮＡＣＫによってＱ０
は再伝送されるものである。しかし、所定のトランザク
ションに関する最後の返信周期まで誤りが検出されない
場合でも、システムは高効率で誤りから回復できること
を示すために、最後に返信された誤り信号、すなわち周
期＃７中に返信された信号が選択された。

【００４１】同様にして、Ｑ０に含まれる情報が周期＃
＃１３−１７中に再伝送されている間に、奇数アンロー
ド制御回路４４に含まれる誤り応答回路は第２トランザ
クションに関するＡＣＫ／ＮＡＣＫを処理し、それによ
って奇数待ち行列マルチプレクサ３８用のアドレス・ポ
インタが待ち行列３０の次の奇数待ち行列入口アドレス
へのポイントに前進されるべきかどうかを判定する。図
５Ｂに示した例に基づいて、Ｑ１に含まれる情報の伝送
を含む第２トランザクションには誤りがなかった。すな
わち全てのＡＣＫが受信された。従って、奇数アドレス
・ポインタが増分されるので、第４のトランザクション
には図示のように周期＃１９から始まる次の奇数待ち行
列入口アドレスＱ３の転送が含まれる。

【００４２】Ｑ０に含まれる情報を伝送する第２の試み
に誤りがないものと想定すると、偶数アドレス・ポイン
タはＱ３に含まれる情報の伝送を含む第４のトランザク
ション中に同様に増分されるので、偶数アドレス・ポイ
ンタは次ぎにＱ２を指定する。Ｑ３内の情報の伝送の完
了後、偶数待ち行列マルチプレクサ３６はＱ２に含まれ
る情報を伝送する。待ち行列３０の偶数と奇数の待ち行
列入口アドレスに含まれる情報の交番の伝送は待ち行列
３０が空になるまで、又は、伝送の試みが反復して成功
しなかった結果、最後の保留トランザクションがタイム
・アウトになるまでのように順序付けされた順に継続さ
れる。

【００４３】

【発明の効果】図５Ａと図５Ｂを比較すると分かるよう
に、本発明は待ち行列３０の効率をほぼ倍にすることが
できる。特に周期＃＃０−１３中に単一アンロード待ち
行列と双対アンロード待ち強烈のトランザクションの発
行を見ると、単一のアンロード待ち行列が周期＃１２中
に第２トランザクションを開始する時点で、双対アンロ
ード待ち行列は第２トランザクションの完了間近であり
、この第２トランザクションは実際に周期＃１３中に完
了することが明らかになる。この極めて著しい効率の向
上は待ち行列３０が多重の直に連続するトランザクショ
ンを発することができ、同時に待ち行列３０の効率が高
い単一装填経路も確保できることの直接的な結果である
。

【００４４】本発明の更に別の利点はその用途を多重出
力待ち行列にも拡大できることである。図６に示すよう
に、関連するデマルチプレクサ３２（ａ−ｎ）、偶数待
ち行列マルチプレクサ３６（ａ−ｎ）及び奇数待ち行列
マルチプレクサ３８（ａ−ｎ）を有する“ｎ”個の同一
の出力待ち行列３０（ａ−ｎ）は選択マルチプレクサ４
６に接続されている。この図面には図２及び図３のよう
な詳細は示されていないが、各待ち行列３０及び関連す
る装填及びアンロード回路は図２及び図３に示したもの
と同様である。図に示すように、本発明はシステム性能
の目的が極めて高速度のトランザクション発行である場
合は、何度でも反復利用することができる。このような
設計上の方法によってトランザクション発行の帯域幅が
大きいことが必要なパイプライン式コンピュータ・シス
テムでは著しい利点をもたらすであろう。

【００４５】更に、本発明はＣＰＵモジュールと主記憶
装置の間だけの情報の伝送に限定されるものではない。 本発明の任意の高速度キャッシュ構造間の保留母線上で
の伝送に応用することができる。例えば、高速度キャッ
シュ・メモリと共に構成されたＩ／Ｏモジュールはこの
アンロード方式を実現して性能を高めることができよう
。

【００４６】従ってその他の利点と修正は当業者には明
白であろう。従って本発明のより広い側面は特定の細部
、代表的な装置及びこれまで図示し、説明してきた実施
例に限定されるものではない。このように本発明の範囲
又は精神から逸脱することなく細部を変更することが可
能である。

【図面の簡単な説明】

【図１】各々がシステム母線によって互いに連結された
再書き込み待ち行列、多重Ｉ／Ｏモジュール、及び多重
主記憶装置モジュールを有する多重ＣＰＵもモジュール
を示すシステムの概観図である。

【図２】関連する装填及びアンロード回路と共に出力待
ち行列を示した図面である。

【図３】個々の待ち行列入口アドレス記憶域に記憶され
た情報の多重ブロックを示すために三次元方式で示した
、より詳細な出力待ち行列の図面である。

【図４】出力待ち行列記憶域を構成するＤ個のラッチを
示す図面である。

【図５】図５Ａは、単一アンロード方式を利用した出力
待ち行列の効率を示すタイミング図である。図５Ｂは、
本発明の双対アンロード方式を利用した出力待ち行列の
効率を示す同様のタイミング図である。

【図６】一つの双対アンロード出力待ち行列よりも高い
トランザクション効率を達成するために互いに連結され
た多重、双対アンロード出力待ち行列を示す本発明の別
の実施例である。

【符号の説明】

２０　　中央処理装置（ＣＰＵ）モジュール２２　　入
力／出力（Ｉ／Ｏ）モジュール２４　　主記憶装置モジ
ュール ２６　　システム母線 ２８　　ＣＰＵ ２９　　キャッシュ・メモリ ３０　　待ち行列 ３２　　デマルチプレクサ ３４　　装填制御回路 ３６　　偶数待ち行列マルチプレクサ ３８　　奇数待ち行列マルチプレクサ ４０　　偶数アンロード制御回路 ４２　　誤り状態線 ４４　　奇数アンロード制御回路 ４６　　選択マルチプレクサ ４８　　選択制御回路 Ａ　　アドレス Ｃ　　指令 Ｄ　　データ Ｑ　　待ち行列入口アドレス記憶域 ＡＣＫ　　肯定応答信号 ＮＡＣＫ　　否定応答信号 Ｃ／Ａ　　情報ブロック

Claims (12)

【特許請求の範囲】
1. 【請求項１】　　コンピュータ・システム内の第１節点
   から、コンピュータ・システム内の第２節点へとトラン
   ザクションを発する装置において、各々が情報を電子的
   に記憶可能な複数個の待ち行列入口アドレスを有する待
   ち行列と、該情報を該待ち行列に装填するための装填装
   置であって、該装填装置が第１節点から送られた情報を
   受信できるように該第１節点と連結され、かつ該装填装
   置が情報を該待ち行列入口アドレスへと装填できるよう
   に該待ち行列と連結されている装填装置と、第１群の待
   ち行列入口アドレスと連結され、該第１群の待ち行列入
   口アドレスに含まれる該情報を該第２節点に送信可能で
   ある第１アンロード装置と、第１群の待ち行列入口アド
   レスとは異なる第２群の待ち行列入口アドレスと連結さ
   れ、該第２群の待ち行列入口アドレスに含まれる該情報
   を該第２節点に送信可能である第２アンロード装置とを
   備え、該第２節点は誤り状態情報を該第１節点に伝送可
   能であり、該誤り状態情報は該第１節点から該第２節点
   へのいずれかの該情報が誤りであるかどうかを指示し、
   かつ、該第１及び第２アンロード装置が各々が連結され
   た待ち行列入口アドレスに含まれる情報をアクセスし、
   かつ伝送することを可能にする装置を備え、該アクセス
   及び伝送の順序は該第２節点から該第１節点へと搬送さ
   れた該誤り状態情報によって決定され、かつ、該第１及
   び第２アンロード装置が交番でそれぞれの情報を該第２
   節点に伝送することを可能にする装置を備えたことを特
   徴とする装置。
2. 【請求項２】　　該アンロード装置が複数の、直に連結
   するトランザクションを発することが可能であり、かつ
   該誤りを生じたトランザクションを再実行することによ
   って伝送又は母線プロトコルの誤りを回復可能であるこ
   とを特徴とする請求項１に記載の装置。
3. 【請求項３】　　該装填装置がデマルチプレクサを備え
   たことを特徴とする請求項１又は２に記載の装置。
4. 【請求項４】　　該第１及び第２アンロード装置が各々
   第１及び第２待ち行列マルチプレクサを備えたことを特
   徴とする請求項１又は２に記載の装置。
5. 【請求項５】　　該可能化装置が第１及び第２アドレス
   ・ポインタを備え、該アドレス・ポインタは所定のトラ
   ンザクション中に、該第１及び第２群の待ち行列入口ア
   ドレスのうちのどの単一の待ち行列入口アドレスから該
   第１及び第２待ち行列マルチプレクサをアンロードする
   かを指示する目的で、各々該第１及び第２待ち行列マル
   チプレクサと連結されたことを特徴とする請求項４に記
   載の装置。
6. 【請求項６】　　該可能化装置が更に第１及び第２誤り
   応答回路を備え、該誤り応答回路は各々該第２節点から
   の該誤り状態信号と結合され、かつこれを受信可能であ
   り、かつ該誤り応答回路は、関連する待ち行列マルチプ
   レクサがトランザクションを実行した後で、しかし該関
   連する待ち行列マルチプレクサにより実行された直前の
   トランザクションが誤りを生じていない場合に限って、
   該誤り応答回路が関連するアドレス・ポインタを関連す
   る待ち行列入口アドレス群内の次の待ち行列入口アドレ
   スへのポイントまで増分させるように該第１及び第２ア
   ドレス・ポインタと各々連結されたことを特徴とする請
   求項５に記載の装置。
7. 【請求項７】　　該交番装置が該アンロード装置と連結
   された選択マルチプレクサを備え、該選択マルチプレク
   サは選択制御回路と連結され、かつこれによって制御さ
   れ、該選択制御回路は該アンロード装置の出力のどの一
   つが任意の所定の時点で該第２節点に伝送されるかを判
   定することを特徴とする請求項１又は２に記載の装置。
8. 【請求項８】　　該第１節点が中央処理装置から成り、
   該第２節点が主記憶装置から成ることを特徴とする請求
   項１に記載の装置。
9. 【請求項９】　　待ち行列を利用して該第１節点が該第
   ２節点に送信される第１及び第２節点を有するコンピュ
   ータにおいて、各々が情報を電子的に記憶可能な複数個
   の待ち行列入口アドレスを有する待ち行列行列と、該情
   報を該待ち行列に装填するための装填装置であって、該
   装填装置が該第１節点から送られた情報を受信できるよ
   うに該第１節点と連結され、かつ該装填装置が情報を該
   待ち行列入口アドレスへと装填できるように該待ち行列
   と連結されている装填装置と、第１群の待ち行列入口ア
   ドレスと連結され、該第１群の待ち行列入口アドレスに
   含まれる該情報を該第２節点に送信可能である第１アン
   ロード装置と、第１群の待ち行列入口アドレスとは異な
   る第２群の待ち行列入口アドレスと連結され、該第２群
   の待ち行列入口アドレスに含まれる該情報を該第２節点
   に送信可能である第２アンロード装置とを備え、該第２
   節点は誤り状態情報を該第１節点に伝送可能であり、該
   誤り状態情報は該第１節点から該第２節点へのいずれか
   の該情報が誤りであるかどうかを指示し、かつ、該第１
   及び第２アンロード装置が各々が連結された待ち行列入
   口アドレスに含まれる情報をアクセスし、かつ伝送する
   ことを可能にする装置を備え、該アクセス及び伝送の順
   序は該第２節点から該第１節点へと搬送された該誤り状
   態情報によって決定され、かつ、該第１及び第２アンロ
   ード装置が交番でそれぞれの情報を該第２節点に伝送す
   ることを可能にする装置を備えたことを特徴とする装置
   。
10. 【請求項１０】　　複数個の待ち行列入口アドレスを有
    する待ち行列を利用してコンピュータ内の第１節点から
    コンピュータ内の第２節点へと情報をアンロードする方
    法において、該待ち行列に該第１節点からの情報を装填
    する段階と、該待ち行列入口アドレスの全てを第１群と
    第２群の待ち行列入口アドレスへと論理的に分類する段
    階と、各々が該第１群及び第２群の待ち行列入口アドレ
    スと連結された第１及び第２アンロード装置を利用して
    、該アンロード装置が情報を連続的な逐次順序で各々の
    待ち行列入口アドレスの外に伝送するようにすることに
    より該待ち行列をアンロードする段階とから成ることを
    特徴とする方法。
11. 【請求項１１】　　該情報が伝送又は母線プロトコルの
    誤りを生じたかどうかを判定するために、該第１節点か
    ら第２節点へと伝送された情報を検査する段階と、該第
    １節点による情報の各々の伝送に関する誤り状態情報を
    該第１節点に戻す段階と、該第１節点からの情報を複数
    の連続するトランザクションを介して該第２節点へと伝
    送する段階とから成ることを特徴とする請求項１０に記
    載の方法。
12. 【請求項１２】　　該逐次順序が該アンロード装置がト
    ランザクションを発することを可能にした次ぎに、誤り
    を生じたトランザクションを発したアンロード装置に該
    トランザクションを再実行させることによってトランザ
    クション又は母線プロトコルの誤りを回復する段階を更
    に備えたことを特徴とする請求項１１に記載の方法。