JPH0689248A - シリアル通信回路 - Google Patents
シリアル通信回路Info
- Publication number
- JPH0689248A JPH0689248A JP4240226A JP24022692A JPH0689248A JP H0689248 A JPH0689248 A JP H0689248A JP 4240226 A JP4240226 A JP 4240226A JP 24022692 A JP24022692 A JP 24022692A JP H0689248 A JPH0689248 A JP H0689248A
- Authority
- JP
- Japan
- Prior art keywords
- data
- dma
- serial communication
- circuit
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Computer And Data Communications (AREA)
- Bus Control (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】
【目的】 シリアル通信用ＬＳＩによるシリアル通信を
行う際に、長いデータ送受信時に発生するＣＰＵの負荷
を軽減させる。 【構成】 シリアル通信用ＬＳＩ１に対して、通信用デ
ータを格納する為のメモリー４と、メモリー４からデー
タを読み出しシリアル通信用ＬＳＩ１にデータを書き込
むメモリーｔｏＩ／Ｏに設定されたＤＭＡチャンネル
と、シリアル通信用ＬＳＩ１からデータを読み込みメモ
リー４に書き込むＩ／Ｏｔｏメモリーに設定されたＤＭ
Ａチャンネルを有するＤＭＡ回路３を有する。
行う際に、長いデータ送受信時に発生するＣＰＵの負荷
を軽減させる。 【構成】 シリアル通信用ＬＳＩ１に対して、通信用デ
ータを格納する為のメモリー４と、メモリー４からデー
タを読み出しシリアル通信用ＬＳＩ１にデータを書き込
むメモリーｔｏＩ／Ｏに設定されたＤＭＡチャンネル
と、シリアル通信用ＬＳＩ１からデータを読み込みメモ
リー４に書き込むＩ／Ｏｔｏメモリーに設定されたＤＭ
Ａチャンネルを有するＤＭＡ回路３を有する。
Description
【０００１】
【産業上の利用分野】本発明はシリアル通信回路、特に
シリアル通信用ＬＳＩに対して通信データの読み込み，
書き込みを行なうシリアル通信回路に関する。
シリアル通信用ＬＳＩに対して通信データの読み込み，
書き込みを行なうシリアル通信回路に関する。
【０００２】
【従来の技術】従来のシリアル通信回路は、ＣＵＰが通
信用ＬＳＩに対して送信完了，受信完了のステータスチ
ェックもしくは割込みを行なうことによって、送信用デ
ータを１バイトずつ書き込む動作を行っていた。
信用ＬＳＩに対して送信完了，受信完了のステータスチ
ェックもしくは割込みを行なうことによって、送信用デ
ータを１バイトずつ書き込む動作を行っていた。
【０００３】
【発明が解決しようとする課題】この従来のシリアル通
信回路では、長いデータを転送しようとした場合に、Ｃ
ＰＵが１バイト送信度にステータスチェックもしくは割
り込み処理を行う為、ＣＰＵに負荷がかかり、他の作業
が遅れてしまうという問題点があった。
信回路では、長いデータを転送しようとした場合に、Ｃ
ＰＵが１バイト送信度にステータスチェックもしくは割
り込み処理を行う為、ＣＰＵに負荷がかかり、他の作業
が遅れてしまうという問題点があった。
【０００４】
【課題を解決するための手段】本発明のシリアル通信回
路は、シリアル通信を行うＬＳＩに対して、通信用デー
タを格納する為のメモリーと、該メモリーからデータを
読み出しシリアル通信用ＬＳＩにデータを書き込むメモ
リーｔｏＩ／Ｏ設定のＤＭＡチャンネルと、シリアル通
信用ＬＳＩからデータを読み込み前記メモリーに書き込
むＩ／Ｏｔｏメモリー設定のＤＭＡチャンネルを有する
ＤＭＡ回路とを有することを特徴とする。
路は、シリアル通信を行うＬＳＩに対して、通信用デー
タを格納する為のメモリーと、該メモリーからデータを
読み出しシリアル通信用ＬＳＩにデータを書き込むメモ
リーｔｏＩ／Ｏ設定のＤＭＡチャンネルと、シリアル通
信用ＬＳＩからデータを読み込み前記メモリーに書き込
むＩ／Ｏｔｏメモリー設定のＤＭＡチャンネルを有する
ＤＭＡ回路とを有することを特徴とする。
【０００５】
【実施例】次に、本発明について図面を参照して説明を
行う。
行う。
【０００６】図１は本発明の一実施例を示すブロック図
である。
である。
【０００７】図において、１はシリアル通信用ＬＳＩ、
Ｈはシリアル入出力線、Ｂは受信完了信号、Ｃは送信完
了信号である。２はＤＭＡシリアル通信回路を起動する
ＣＰＵでＡ１が受信スタート信号でＡ２が送信スタート
信号である。
Ｈはシリアル入出力線、Ｂは受信完了信号、Ｃは送信完
了信号である。２はＤＭＡシリアル通信回路を起動する
ＣＰＵでＡ１が受信スタート信号でＡ２が送信スタート
信号である。
【０００８】３はシリアル通信用ＬＳＩ１に対してＤＭ
Ａ動作によりデータを書き込んだり、読み込んだりする
ＤＭＡ回路である。チャンネル０がデータ受信時に作動
し、チャンネル１がデータ送信時に作動する。Ｄはメモ
リー４とシリアル通信用ＬＳＩ１でデータをやりとりす
るバスである。ＥはＤＭＡ回路３からのメモリーコント
ロール信号、Ｉ，Ｊはそれぞれ送信終了信号，受信終了
信号である。
Ａ動作によりデータを書き込んだり、読み込んだりする
ＤＭＡ回路である。チャンネル０がデータ受信時に作動
し、チャンネル１がデータ送信時に作動する。Ｄはメモ
リー４とシリアル通信用ＬＳＩ１でデータをやりとりす
るバスである。ＥはＤＭＡ回路３からのメモリーコント
ロール信号、Ｉ，Ｊはそれぞれ送信終了信号，受信終了
信号である。
【０００９】次に動作時の手順を記述する。
【００１０】まず、シリアルデータ送信時の動作を以下
に記述する。
に記述する。
【００１１】ＣＰＵ２は、送信するデータをメモリー４
に展開し、その後送信スタート信号Ａ２をアクティブと
する。この事によりＤＭＡ回路３のチャンネル１に対し
て最初のＤＭＡ要求が発生する。これにより、メモリｔ
ｏＩ／Ｏに設定されたＤＭＡ回路３のチャンネル１は、
メモリー４からデータを読み込み、シリアル通信用ＬＳ
Ｉ１にデータを１バイトだけ書き込む。この書き込まれ
たデータをシリアル通信用ＬＳＩ１がシリアル入出力線
Ｈにより外部にデータを送信し、送信が完了した時点で
送信完了信号Ｃを出力する。
に展開し、その後送信スタート信号Ａ２をアクティブと
する。この事によりＤＭＡ回路３のチャンネル１に対し
て最初のＤＭＡ要求が発生する。これにより、メモリｔ
ｏＩ／Ｏに設定されたＤＭＡ回路３のチャンネル１は、
メモリー４からデータを読み込み、シリアル通信用ＬＳ
Ｉ１にデータを１バイトだけ書き込む。この書き込まれ
たデータをシリアル通信用ＬＳＩ１がシリアル入出力線
Ｈにより外部にデータを送信し、送信が完了した時点で
送信完了信号Ｃを出力する。
【００１２】この送信完了信号Ｃの出力によって再びＤ
ＭＡ回路３のチャンネル１にＤＭＡ要求がかかり、次の
データが転送される。この事を繰り返し、設定したデー
タ数転送が終了すると、ＤＭＡ回路３は送信終了信号Ｊ
を発生し、ＣＰＵ２に対してシリアルデータの送信終了
の通知を行う。
ＭＡ回路３のチャンネル１にＤＭＡ要求がかかり、次の
データが転送される。この事を繰り返し、設定したデー
タ数転送が終了すると、ＤＭＡ回路３は送信終了信号Ｊ
を発生し、ＣＰＵ２に対してシリアルデータの送信終了
の通知を行う。
【００１３】次にシリアルデータ受信時の動作を以下に
記述する。
記述する。
【００１４】ＣＰＵ２はシリアルデータ受信の必要が生
じた時受信スタート信号Ａ１をアクティブとする。この
後、シリアル通信用ＬＳＩ１がデータを受信完了した時
に受信完了信号Ｂをアクティブとする。この事により、
ＤＭＡ回路３のチャンネル０に対してＤＭＡ要求が発生
する。これによりＩ／Ｏｔｏメモリーに設定されたＤＭ
Ａ回路３のチャンネル０は、シリアル通信用ＬＳＩ１よ
りデータを読み込み、メモリー４に書き込む。
じた時受信スタート信号Ａ１をアクティブとする。この
後、シリアル通信用ＬＳＩ１がデータを受信完了した時
に受信完了信号Ｂをアクティブとする。この事により、
ＤＭＡ回路３のチャンネル０に対してＤＭＡ要求が発生
する。これによりＩ／Ｏｔｏメモリーに設定されたＤＭ
Ａ回路３のチャンネル０は、シリアル通信用ＬＳＩ１よ
りデータを読み込み、メモリー４に書き込む。
【００１５】さらに、次のシリアルデータをシリアル通
信用ＬＳＩ１が受信完了すると、再びＤＭＡ要求がＤＭ
Ａ回路３のチャンネル０に発生する。この事を繰り返
し、規定のデータ数を受信終了するとＤＭＡ回路３は受
信終了信号Ｊを発生しＣＰＵ２に対してシリアルデータ
の受信終了の通知を行う。
信用ＬＳＩ１が受信完了すると、再びＤＭＡ要求がＤＭ
Ａ回路３のチャンネル０に発生する。この事を繰り返
し、規定のデータ数を受信終了するとＤＭＡ回路３は受
信終了信号Ｊを発生しＣＰＵ２に対してシリアルデータ
の受信終了の通知を行う。
【００１６】
【発明の効果】以上説明したように本発明は、シリアル
通信用ＬＳＩに対して通信用データを格納する為のメモ
リーと、このメモリーからデータを読み出し、シリアル
通信用ＬＳＩにデータを書き込むメモリーｔｏＩ／Ｏ設
定のＤＭＡチャンネルと、シリアル通信用ＬＳＩからデ
ータを読み込みメモリーに書き込むＩ／Ｏｔｏメモリー
設定のＤＭＡチャンネルを有するＤＭＡ回路を設けるこ
とにより、シリアル通信を行う上で、特に長いデータ送
受信時のＣＰＵの負荷を軽くするという効果を有する。
通信用ＬＳＩに対して通信用データを格納する為のメモ
リーと、このメモリーからデータを読み出し、シリアル
通信用ＬＳＩにデータを書き込むメモリーｔｏＩ／Ｏ設
定のＤＭＡチャンネルと、シリアル通信用ＬＳＩからデ
ータを読み込みメモリーに書き込むＩ／Ｏｔｏメモリー
設定のＤＭＡチャンネルを有するＤＭＡ回路を設けるこ
とにより、シリアル通信を行う上で、特に長いデータ送
受信時のＣＰＵの負荷を軽くするという効果を有する。
【図１】本発明の一実施例のブロック図である。
【符号の説明】 １ シリアル通信用ＬＳＩ ２ ＣＰＵ ３ ＤＭＡ回路 ５ ＡＮＤゲート ６ ＯＲゲート
Claims (1)
- 【請求項１】 シリアル通信を行うＬＳＩに対して、通
信用データを格納する為のメモリーと、 該メモリーからデータを読み出しシリアル通信用ＬＳＩ
にデータを書き込むメモリーｔｏＩ／Ｏ設定のＤＭＡチ
ャンネルと、シリアル通信用ＬＳＩからデータを読み込
み前記メモリーに書き込むＩ／Ｏｔｏメモリー設定のＤ
ＭＡチャンネルを有するＤＭＡ回路とを有することを特
徴とするシリアル通信回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4240226A JPH0689248A (ja) | 1992-09-09 | 1992-09-09 | シリアル通信回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4240226A JPH0689248A (ja) | 1992-09-09 | 1992-09-09 | シリアル通信回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0689248A true JPH0689248A (ja) | 1994-03-29 |
Family
ID=17056329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4240226A Pending JPH0689248A (ja) | 1992-09-09 | 1992-09-09 | シリアル通信回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0689248A (ja) |
-
1992
- 1992-09-09 JP JP4240226A patent/JPH0689248A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20011106 |