KR20000014522A - 압축 기능을 갖는 직접 메모리 액세스 컨트롤러 - Google Patents

Abstract

본 발명은 압축 기능을 갖는 직접 메모리 액세스 컨트롤러에 관한 것으로, 내부 버퍼와 로컬 버스를 가지고 버퍼 모드로 데이터를 전송하는 직접 메모리 액세스 컨트롤러에서 원본 데이터열을 입력받아 압축하여 전송 데이터열을 출력하는 제어부를 포함하여 직접 메모리 액세스 컨트롤러가 중복되는 동일 데이터를 소스 메모리에서 읽고 이것을 압축하여 목적 메모리에 전송함으로써 데이터 전송효율을 높이기 위한 것이다.

Description

압축 기능을 갖는 직접 메모리 액세스 컨트롤러

본 발명은 직접 메모리 액세스 컨트롤러에 관한 것으로서 더욱 상세하게 말하면 압축 기능을 갖는 직접 메모리 액세스 컨트롤러에 관한 것이다.

직접 메모리 액세스(direct memory access : 이하 'DMA'라 칭함)란 중앙처리장치(central processing unit : 이하 'CPU'라 칭함)의 처리를 거치지 않고 주변 장치들, 예를 들면 시스템 보드상의 제1 메모리와 제2 메모리 사이에서 데이터 전송이 있을 때 직접 메모리를 액세스하여 데이터를 전송하는 것을 말한다. 실제로 이러한 주변 장치들 사이의 데이터 전송은 DMA 컨트롤러가 수행하게 된다.

DMA 컨트롤러는 시스템 버스 위에 부가적으로 존재하여 CPU로부터 시스템 버스에 대한 제어를 인수해서 CPU와 동등한 지위에서 작업을 수행한다. 따라서, DMA 컨트롤러는 CPU와 입출력 장치 사이의 통신을 위한 인터페이스 회로와 주소 레지스터, 워드 카운트 레지스터, 주소 라인 등이 필요하다.

DMA 컨트롤러는 CPU에 의해 초기화된 다음, 전체 블록이 모두 전송될 때까지 소스 메모리와 목적 메모리에서 데이터를 전송한다. CPU는 데이터 버스를 통해서 다음의 정보를 보냄으로써 DMA 컨트롤러를 초기화한다.

첫째, 데이터의 읽거나 쓸 메모리 블록의 시작 주소로서 DMA 컨트롤러 내의 주소 레지스터에 저장된다. 둘째, 메모리 블록의 워드수를 나타내는 워드 카운트로서 DMA 컨트롤러 내의 워드 카운트 레지스터에 저장된다. 셋째, 읽기나 쓰기 같은 전송 모드를 지정하기 위한 제어와 DMA 전송을 시작하게 하는 제어는 DMA 컨트롤러 내의 제어 레지스터에 저장된다.

DMA 컨트롤러의 데이터 전송방식은 첫째, 소스 메모리 영역의 데이터를 읽고 그 데이터를 버스 상에 유지하여 목적 메모리 영역에 쓰는 플라이 바이 모드(fly-by-mode)가 있고, 둘째, 내부 버퍼를 사용하여 소스 메모리 영역에서 읽은 데이터를 일단 버퍼에 채우고 버퍼가 다 차면 목적 메모리에 쓰는 버퍼 모드(buffered mode)가 있다. 마지막으로 데이터 전송시에 버퍼의 크기만큼 읽고 쓰는 버스트 모드(burst mode)가 있다.

한편, 사무기기, 특히 프린터나 스캐너 또는 최근의 사무환경 통합화에 따른 복합기 등의 시스템을 구성하고자 할 때 소스 메모리 내의 공란이나 선 등의 데이터는 동일한 것이 반복되는 경우가 많다. 이러한 동일 데이터를 전송하는 DMA 컨트롤러의 전송 동작도 동일한 것이 반복된다. 따라서, DMA 컨트롤러는 데이터 전송을 위해 시스템 버스를 장시간 점유하게 되므로 DMA 컨트롤러의 전송 효율이 저하되는 문제점이 있다.

따라서, 본 발명의 과제는 DMA 컨트롤러가 중복되는 동일 데이터를 소스 메모리에서 읽어내어 압축하고 목적 메모리에 전송함으로써 데이터 전송효율을 높이기 위한 것이다.

도1은 본 발명의 실시예에 따른 압축 기능을 갖는 직접 메모리 액세스 컨트롤러의 외형도이다.

도2는 본 발명의 실시예에 따른 압축 기능을 갖는 직접 메모리 액세스 컨트롤러의 블럭도이다.

도3은 도2의 제어부의 세부 블럭도이다.

상기 목적을 달성하기 위해 본 발명은 내부 버퍼와 로컬 버스를 가지고 버퍼 모드로 데이터를 전송하는 직접 메모리 액세스 컨트롤러에서 원본 데이터열을 입력받아 압축하여 전송 데이터열을 출력하는 제어부를 포함한다.

여기서, 제어부는 원본 데이터열의 데이터를 차례로 비교한 결과 데이터를 입력받아 내부 상태를 변경시킴으로써 원본 데이터열을 압축하고, 결과 데이터에 따라 디코딩하여 클럭 신호와 제어신호를 출력하는 유한 상태 기계로 이루어진다.

본 발명은 중앙처리장치와 입출력장치로부터 초기화를 위한 데이터와 제어신호를 입력받고 이것을 해당 기능부에 출력하는 입력부와 이러한 데이터와 제어신호를 입력받아 다수의 레지스터를 세트하는 레지스터부를 더 포함할 수 있다.

본 발명은 제어부의 제어신호에 따라 전송 데이터열을 목적 메모리에 전송하기 위해 메모리 컨트롤러를 제어하는 버스 인터페이스부를 더 포함할 수 있다.

본 발명은 전송 데이터열을 입력받아 일시적으로 저장하고 제어부의 제어신호에 의해 전송 데이터열을 로컬 버스로 출력하는 버퍼부를 더 포함할 수 있다.

본 발명은 CPU 코아(core)를 가지는 임베디드 시스템(embedded system)을 전제로 하고, 여기에 압축 기능을 갖는 DMA 모듈을 주변장치로서 설계하는 것이다. 여기서, CPU 코아는 마이크로 컨트롤러 유닛(micro controller unit : MCU), 마이크로 프로세서 유닛(micro processor unit : MPU) 또는 디에스피(digital signal processing : DSP) 등의 프로그램 가능한 장치를 말한다. 따라서, 이러한 CPU 코아와 별도로 압축 기능을 갖는 DMA 모듈을 주변장치로서 설계함으로써 종래의 CPU 코아에 의한 데이터 전송보다 전송 효율을 높이게 된다.

여기서 종래의 DMA 모듈에 압축 기능을 구현하기 위한 알고리듬은 MRLE(modified run length encoding)로서, IEEE(Institute of Electrical and Electronic Engineers) 1284의 ECP(extended capability port) 모드에서 적용한 RLE(run length encoding) 알고리듬에서 RLC(run length counter)값을 -N에서 +N까지로 제한을 두어 사용하기로 한 알고리듬이다.

MRLE 알고리듬은 다음과 같다.

일련의 데이터 스트림인 원본 데이터 열이 있을 때 압축된 전송데이터 열은 중복되는 바이트 데이터 대신에 한 바이트 데이터와 그 앞에 부호를 가진 RLC값을 삽입하는 것이다. 여기서, RLC값의 양의 부호는 서로 다른 (N+1)개의 데이터가 연속됨을 나타내고 음의 부호는 동일한 데이터가 (N+1)번 연속됨을 표시한다.

예를 들어, 원본 데이터 열이 1a, 1a, 1a, 1a, ..., 1a(16번째 반복), 22, 33, 44, 44 라고 하자. 이때 1a는 16번 반복되므로 전송 데이터 열에서는 -15, 1a로 표현된다.

그 동작을 보면, 원본 데이터 열에서 첫 번째 데이터인 1a를 읽은 후 두 번째 데이터1a를 읽어 이것을 비교한다. 여기서, 두 데이터는 동일하므로 RLC값은 -1이 되고 다시 세 번째 데이터인 1a를 읽어 두 번째 데이터와 비교한다. 두 데이터가 여전히 동일하므로 RLC값은 감소한다. 이러한 방법으로 동일한 16개의 1a 데이터를 읽은 후 다음 데이터인 22를 읽게 되면 두 데이터는 서로 다르므로 RLC값은 -15에서 멈추게 되고 전송 데이터 열에는 -15, 1a가 쓰여진다. 다시 22 다음 데이터인 33을 읽고 두 데이터를 비교하면 서로 다르게 되어 전송 데이터 열에는 1, 22, 33이 쓰여진다. 다음 중복되는 데이터 44를 읽으면 원본 데이터열을 모두 읽게 된다. 그 다음 제어 레지스터 내의 플러시 비트를 세트하게 되면 DMA 컨트롤러는 마지막 하나의 오퍼레이션을 수행한다. 즉, 마지막에 읽어들인 중복되는 데이터를 1, 44의 형태로 전송한다.

이상과 같이 동작하는 압축 알고리듬에 따라 원본 데이터 열의 중복되는 16바이트의 1a 데이터가 2바이트로 압축되어 전송되므로 최대 88.5 %의 압축율을 갖게 된다.

이러한 MRLE 알고리듬에 따라 동작하도록 하드웨어로 설계한 DMA 컨트롤러에 대해 설명한다.

도1은 본 발명의 실시예에 따른 압축 기능을 갖는 DMA 컨트롤러의 외형도이다.

DMA 컨트롤러는 입력 신호로 리셋 신호(RESET), 클럭 신호(CLK), 어드레스 신호(AS), 칩선택신호(CS), DMA 요구 신호(DREQ), 버스 허가 신호(BACK) 등을 입력받는다. 또한, DMA 컨트롤러는 출력 신호로 DMA 허가 신호(DACK), 버스 요구 신호(BREQ), 인터럽트 신호(INT), 어드레스 신호(SAS) 등을 출력한다.

도2는 본 발명의 실시예에 따른 압축 기능을 갖는 직접 메모리 액세스 컨트롤러의 블록도이다.

DMA 컨트롤러(100)는 외부 버스(XD)에 연결되어 CPU나 주변 장치들과 데이터 및 제어신호를 교환한다. 특히 DMA 컨트롤러(100)는 메모리 컨트롤러(200)를 경유해서 메모리(300,400)에 액세스한다. 따라서 메모리 컨트롤러(200)는 메모리(300,400)와 DMA 컨트롤러(100) 사이에 위치하고 외부 버스(XD)를 통해 메모리(300,400)와 데이터 및 제어 신호를 교환하여 이것을 DMA 컨트롤러(100)에 전달한다.

DMA 컨트롤러(100)는 내부에 입력부(110), 레지스터부(120), 제어부(130), 버스 인터페이스부(140) 및 버퍼부(150)를 포함한다.

입력부(110)는 DMA 컨트롤러(100) 내의 시스템 버스(SD)에 연결되어 입력되는 신호를 버퍼링하여 레지스터부(120)나 제어부(130)로 전달한다.

레지스터부(120)는 DMA 컨트롤러(100)가 동작하기 위한 소스 어드레스 레지스터, 목적 어드레스 레지스터, 워드 카운트 레지스터 또는 제어 레지스터를 가진다. 여기서, 이러한 레지스터들은 CPU에 의해 초기화되어 동작하고, 이에 따라 제어 레지스터의 비트를 세트하여 DMA 컨트롤러의 동작을 제어한다.

제어부(130)는 유한 상태 기계(finite state machine)와 디코더(decoder)로 이루어지므로, 입력부(110)와 레지스터부(120)가 출력하는 데이터 및 입력 신호와 제어부(130)가 출력하는 이전 상태를 입력받아 동작한다. 이에 따른 출력은 각각 버스 인터페이스부(140)와 버퍼부(150)로 입력된다.

도3은 도2의 제어부의 세부 블럭도이다.

제어부는 제1버퍼(131), 제2버퍼(132), 비교기(133), 제1레지스터(134), 제2레지스터(135), 제3레지스터(136) 및 유한 상태 기계(137)를 포함하여 이루어진다. 여기서, 제1버퍼(131)와 제2버퍼(132)는 원본 데이터 열에서 읽어들인 데이터를 일시적으로 저장하는 역할을 한다. 다음, 이 두 버퍼(131,132)에 저장된 값은 비교기(133)에 의해 비교된 후, 결과는 유한 상태 기계(137)로 입력된다. 또한, 제1 레지스터(134), 제2 레지스터(135) 및 제3 레지스터(136)는 비교기에서 출력되는 결과를 저장한다. 따라서, 이 결과는 유한 상태 기계(137)가 중복되는 데이터 개수를 계산하는데 사용된다. 유한 상태 기계(137)는 비교기(133), 제1레지스터(134)~제3레지스터(136)의 입력을 받아 데이터 압축을 수행한 후 전송 데이터열을 만들어 버퍼부(150)에 저장한다.

버스 인터페이스부(140)는 제어부(130)의 출력에 따라 버퍼부(150) 내의 전송 데이터열을 목적 메모리(400)로 전송하기 위해서 메모리 컨트롤러(200)를 제어한다.

버퍼부(150)는 DMA 컨트롤러(100) 내의 로컬 버스(LD)에 연결되어 제어부(130)의 출력에 의해 만들어진 전송 데이터 열을 저장한다. 또한, 버퍼부(150)는 제어부의 제어신호에 따라 전송 데이터열을 로컬 버스로 출력한다.

이하, 도1 내지 도3에 도시된 본 발명의 구성에 따라 그 동작에 대해 구체적으로 설명한다. 소스 메모리(300)로부터 목적 메모리(400)로 데이터 전송 요구가 있고, 전송이 요구되는 데이터 열은 "0, 0, 0, 0, 1, 2, 3" 이라고 하자.

DMA 컨트롤러(100)는 입력핀(DREQ)을 통해 DMA 요구 신호를 입력받고, 이에 따라 출력핀(BREQ)을 통해 CPU로 버스 요구 신호를 보낸다. 이 신호를 받은 CPU는 DMA 컨트롤러(100)에게 버스 허가 신호를 출력한다. DMA 컨트롤러(100)는 입력핀(BACK)를 통해 이 신호를 받고 버스를 점유하고 DMA 요구 신호에 대한 응답 신호를 출력핀(DACK)을 통해서 출력한다.

CPU는 DMA 컨트롤러(100)에 소스 메모리 어드레스, 목적 메모리 어드레스, 데이터 바이트수 등을 전송한다. 그러면, DMA 컨트롤러(100)의 입력부(110)는 이것을 레지스터부(120)로 보내어 DMA 컨트롤러(100) 내부의 레지스터에 상기 값들을 세트함으로써 DMA 컨트롤러(100)가 동작하기 시작한다.

다음, DMA 컨트롤러(100)는 메모리 컨트롤러(200)를 통해 소스 메모리 어드레스에서 원본 데이터열을 읽어낸다. 입력부(110)는 이러한 방법으로 읽어낸 원본 데이터열을 제어부(130)로 전송한다. 제어부(130)에서는 입력되는 데이터를 먼저 제1버퍼(131)에 둔다. 따라서, 원본 데이터열의 처음 데이터인 0이 제1버퍼(131)에 입력되고 다음 데이터인 0이 제2버퍼(132)에 입력된다. 제1버퍼(131)와 제2버퍼(132)의 값들이 비교기(133)에서 비교된 후 그 결과는 유한 상태 기계(137)와 제1레지스터(134)로 입력된다. 제1레지스터(134)~제3레지스터(136)는 비교기(133)의 출력값을 차례로 래치한 것이며 제1레지스터(134)의 값이 제2레지스터(135)로 순차로 래치된다. 또한, 이러한 레지스터값이 유한 상태 기계(137)에 입력된다. 유한 상태 기계(137)에서는 비교기(133) 출력값과 제1레지스터(134)~제3레지스터(136)의 값을 입력받아 상태를 변경시키면서 위에서 설명한 MRLE 알고리듬에 따라 전송 데이터열을 만든다. 또한, 유한 상태 기계(137) 내에 디코더를 거쳐 버스 인터페이스부(140)로 출력될 버퍼 읽기/쓰기 신호를 출력한다. 완성된 전송 데이터열은 버퍼부(150)로 출력되고 버퍼 인터페이스부(140)의 제어에 따라 버퍼부(150)의 전송 데이터열이 메모리 컨트롤러(200)를 거쳐 목적 메모리 어드레스에 저장된다.

본 발명은 MRLE 알고리듬을 사용하여 DMA 컨트롤러에 압축 기능을 내장한 것으로 MRLE 알고리듬 외에 다양한 압축 알고리듬이 사용될 수 있다.

이상에서 본바와 같이, 본 발명에 의하면 DMA 컨트롤러에 압축기능을 내장함으로써 소스 메모리 내의 다량의 동일 데이터를 목적 메모리로 전송하는 경우에 DMA 컨트롤러가 버스를 점유하는 시간을 줄여 시스템 성능을 높일 수 있는 효과가 있다.

Claims (9)

1. 중앙처리장치와 입출력장치로부터 초기화를 위한 데이터와 제1 제어신호를 입력받아 버퍼링한 후 상기 데이터와 제1 제어신호를 출력하는 입력부;

   상기 데이터와 제1 제어신호를 입력받아 다수의 레지스터를 세트하는 레지스터부;

   상기 데이터 중에서 원본 데이터열을 입력받아 압축하여 전송 데이터열을 출력하고 상기 원본 데이터열을 디코딩하여 제2 제어신호와 제3 제어신호를 출력하는 제어부;

   상기 제2 제어신호를 입력받고 상기 전송 데이터열을 목적 메모리에 전송하기 위해 메모리 컨트롤러에 제4 제어신호를 출력하는 버스 인터페이스부;

   상기 전송 데이터열을 입력받아 일시적으로 저장하고 상기 제어부의 제3 제어신호에 의해 상기 전송 데이터열을 로컬 버스로 출력하는 버퍼부로 이루어지는 것을 특징으로 하는 압축 기능을 갖는 직접 메모리 액세스 컨트롤러.
2. 제1항에서,

   상기 제어부는

   상기 원본 데이터열의 데이터를 차례로 비교한 결과 데이터를 입력받아 내부 상태를 변경시킴으로써 상기 원본 데이터열을 압축하고, 상기 결과 데이터에 따라 디코딩하여 클럭 신호, 제2 제어신호와 제3 제어신호를 출력하는 유한 상태 기계로 이루어지는 압축 기능을 갖는 직접 메모리 액세스 컨트롤러.
3. 제2항에서,

   상기 제어부는

   상기 클럭 신호에 따라 상기 원본 데이터열의 제1 데이터를 일시적으로 저장하고 출력하는 제1 버퍼;

   상기 클럭 신호에 따라 상기 원본 데이터열의 제2 데이터를 일시적으로 저장하고 출력하는 제2 버퍼;

   상기 제1 버퍼와 제2 버퍼의 값을 비교하여 결과 데이터를 출력하는 비교기를 더 포함하여 이루어지는 압축 기능을 갖는 직접 메모리 액세스 컨트롤러.
4. 제3항에서,

   상기 제어부는

   상기 클럭 신호에 따라 상기 비교기의 결과 데이터를 저장하고 상기 유한 상태 기계로 상기 결과 데이터를 출력하는 다수의 레지스터를 더 포함하여 이루어지는 압축 기능을 갖는 직접 메모리 액세스 컨트롤러.
5. 내부 버퍼와 로컬 버스를 가지고 버퍼 모드로 데이터를 전송하는 직접 메모리 액세스 컨트롤러에서,

   상기 데이터 중에서 원본 데이터열을 입력받아 압축하여 전송 데이터열을 출력하는 제어부를 포함하는 것을 특징으로 하는 압축 기능을 갖는 직접 메모리 액세스 컨트롤러.
6. 제5항에서,

   상기 제어부는

   상기 원본 데이터열의 데이터를 차례로 비교한 결과 데이터를 입력받아 내부 상태를 변경시킴으로써 상기 원본 데이터열을 압축하고, 상기 결과 데이터에 따라 디코딩하여 클럭 신호, 제2 제어신호와 제3 제어신호를 출력하는 유한 상태 기계로 이루어지는 압축 기능을 갖는 직접 메모리 액세스 컨트롤러.
7. 제6항에서,

   상기 제어부는

   상기 클럭 신호에 따라 상기 원본 데이터열의 제1 데이터를 일시적으로 저장하고 출력하는 제1 버퍼;

   상기 클럭 신호에 따라 상기 원본 데이터열의 제2 데이터를 일시적으로 저장하고 출력하는 제2 버퍼;

   상기 제1 버퍼와 제2 버퍼의 값을 비교하여 결과 데이터를 출력하는 비교기를 더 포함하여 이루어지는 압축 기능을 갖는 직접 메모리 액세스 컨트롤러.
8. 제7항에서,

   상기 제어부는

   상기 클럭 신호에 따라 상기 비교기의 결과 데이터를 저장하고 상기 유한 상태 기계로 상기 결과 데이터를 출력하는 다수의 레지스터를 더 포함하여 이루어지는 압축 기능을 갖는 직접 메모리 액세스 컨트롤러.
9. 제1항 또는 제5항에서

   상기 제어부는

   MRLE 라는 압축 알고리듬에 의해 하드웨어적으로 구현된 것을 특징으로 하는 압축 기능을 갖는 직접 메모리 액세스 컨트롤러.