JPH04211856A - クロック同期式シリアルインターフェース - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はクロック同期式シリアル
インターフェースに関し、特に半導体集積回路により構
成されたシングルチップマイクロコンピュータに内蔵さ
れるクロック同期式シリアルインターフェースに関する
。

【０００２】

【従来の技術】従来のクロック同期式シリアルインター
フェースを図面を用いて説明する。図７は半導体集積回
路により構成されるマイクロコンピュータ（以下マイコ
ンと略す）に内蔵されるクロック同期式シリアルインタ
ーフェース（以下、シリアルインターフェースと略す）
の構成図である。図８は実際に通信を行う際の送信局と
受信局間の接続図である。図８において送信局は通常マ
イコンであるが、受信局側は例えば、民生用機器または
産業用機器の場合マイコン，蛍光表示管制御及び駆動装
置，液晶表示パネル制御及び駆動装置またはそれらが複
数混在したもの等、種々の装置が接続されデータの通信
が行なわれる。ＳＩ端子５０はシリアルデータの入力端
子である。ＳＯ端子５１はシリアルデータの出力端子で
ある。ＳＣＫ端子５２はシリアルデータの入力及び出力
の同期用クロック端子であり、送信局７０及び受信局７
１は同期用クロック信号６９に同期して、図５における
シフトレジスタ５９を動作させ、シリアルデータの入出
力を行う。ＢＵＳＹ端子５３は受信局７１より出力され
る信号を受ける端子でシリアルデータの入力禁止・許可
を示す為の端子である。すなわち受信局７１のＢＵＳＹ
端子より出力される信号がアクティブレベルにある時は
、受信局７１はシリアルデータを入力可能な状態になく
、ノンアクティブレベルにある時は受信局７１はシリア
ルデータを入力可能な状態にある。従って送信局７０は
ＢＵＳＹ端子５３の状態を確認してデータの転送を行う
か否かを判断しなかければならない。図９は図７で構成
されるシリアルインターフェースのタイミング図である
。図７及び図９において、ｎビットシフトレジスタ５９
はシリアルデータを格納するためのレジスタで、同期用
クロック信号６９に同期してシフト動作を行う。

【０００３】図９のタイミング図によれば、スタートト
リガ６６が出力された後同期用クロック信号６９の立下
りに同期して１ビットシフトを行い、１ビット分のデー
タをＳＯ端子５１に出力し、同期用クロック信号６９の
立上りに同期してＳＩ端子５０より１ビット分のデータ
をシフトレジスタ５９に取り込む。上記動作はカウンタ
６０によりｎ回行なわれ、カウンタ６０がオーバーフロ
ーすると通信終了信号６７がアクティブになり同期用ク
ロック信号６９の供給が停止する。以上でｎビットシリ
アルデータの伝送が完了する。この時、受信局は通常受
信したデータを処理する為に一定時間ＢＵＳＹ端子７３
をアクティブレベルにして、シリアル出上の入力禁止を
要求する。送信局は通信終了信号６７がアクティブにな
った時点で、ＢＵＳＹ端子５３の状態を確認する処理ル
ーチンへ分岐し、次のシリアルデータが送信可能かどう
かの判断を行う。ＢＵＳＹ端子５３がアクティブレベル
でなければ次データの送信が可能であり、アクティブレ
ベルであれば次データの送信を保留する。

【０００４】上記シリアルインターフェースの応用とし
て送信局がマイコン、受信局が表示装置である場合を一
例として示す。ここで表示装置とは、例えば、液晶表示
パネル等の駆動回路及びその制御回路、表示データを格
納するための複数バイトのランダムアクセスメモリ及び
その制御回路、シリアルインターフェースより構成され
る装置をいう。

【０００５】この種の応用ではマイコンは受信局に対し
てある一定期間に大量の表示データを転送する必要があ
る。シフトレジスタ５９のビット長が８ビットあるとし
て、マイコンが１バイトの表示データを受信局に対して
転送した時、受信局である表示装置は受信したデータを
シフトレジスタからランダムアクセスメモリに格納する
。この処理の際中受信局はシフトレジスタをアクセスし
ているためＢＵＳＹ端子をアクティブレベルにして送信
局であるマイコンに対して次データの受信が行えない期
間であることを知らせる。

【０００６】一方、マイコンは１バイトの表示データが
送信終了したことを割り込み等で検知した後ＢＵＳＹ端
子の状態を確認する。この時ＢＵＳＹ端子がアクティブ
レベルにあれば次の表示データの転送を保留し、インア
クティブレベルにあれば次の表示データの転送を行う。

【０００７】以下この様にして表示データの転送→ＢＵ
ＳＹ端子のレベルの確認→表示データの転送を繰り返し
て必要バイト数分の表示データの転送を受信局に対して
行う。

【０００８】

【発明が解決しようとする課題】しかしながら上述した
従来のクロック同期式シリアルインターフェースは、同
期用クロックラインにノイズがのった場合に生ずる転送
エラーを認識する為のハードウェア上の手段をもってい
ない。従って転送エラーを認識する為にはソフトウェア
での工夫が必要となり、ソフトウェア設計の負担及び転
送効率の低下を招くという欠点がある。

【０００９】例えば図１０のごとく、同期用クロックラ
インにノイズがのってしまった場合、受信局は同期用ク
ロックの変化と誤認識してシフト動作を行ってしまい、
以降のシリアルデータが１ビット分ずれて取り込まれる
。従って最終ビットは受信を行なわない。特に前述した
様に大量のシリアルデータを送信するような場合、ある
時点でシリアルデータが１ビットずれてしまうと以降の
データも全て１ビットずれて受信してしまいデータとし
て意味をなさなくなってしまう。

【００１０】本不具合をソフトウェアにて対処するには
一例としてｎビットデータのうちの最終ビットをパリテ
ィビットとし（ｎ−１）ビットデータのパリティを最終
ビットに付与する方法が挙げられる。しかしパリティビ
ットはデータとして意味を持たず転送の効率を低下させ
る。また受信局がマイコンではなく演算手段を持たない
表示装置の場合は、本手段も無効であり、送信局側で通
信中に絶えずＢＵＳＹ端子５３の状態をソフトウェアに
て確認せざるを得ない。結局送信中に送信局は、他の処
理を行うことができずシステム全体の効率までも低下し
てしまう。

【００１１】

【課題を解決するための手段】本発明のクロック同期式
シリアルインターフェースは、シリアルデータの送受信
の禁止・許可を指示する信号を入力する入力端子と、前
記入力端子の状態を送受信中に検出するための検出手段
とを有し、これによって前記検出手段により検出された
信号によりシリアルデータの送受信を中断するようにし
ている。

【００１２】

【実施例】次に本発明について図面を参照して説明する
。

【００１３】図１は本発明のクロック同期式シリアルイ
ンターフェースの一実施例を示すための構成図である。 図１において、点線枠７４内は通信中にＢＵＳＹ端子４
の状態を検出する回路であり、点線枠７４以外の部分は
従来のクロック同期式シリアルインターフェースと同一
構成である。受信局の出力するＢＵＳＹ信号のアクティ
ブレベルをロウレベル、通信終了信号１６のアクティブ
レベルをハイレベルとした時、通信中に同期用クロック
ラインにノイズがのりそのノイズによって受信局が誤っ
てシフト動作を行ってしまうと、受信局は送信局が送信
中であるにも拘わらずＢＵＳＹ端子にロウレベルを出力
する。これにより送信局側のセット・リセットフリップ
フロップ７２がセットされ、エラー検出信号１７がアク
ティブレベルになり通信中に異常が発生したことを検出
できる。エラー検出信号１７は、例えばセット・リセッ
トフリップフロップ７２を通信エラーフラグと称して命
令により読み出し可能な構成にしておけば通信が終了し
た時点で今回の通信が正常終了であったのか異常終了で
あったのかが判断できる。またエラー検出信号１７を割
り込み処理要求信号として利用すればエラー検出した後
、自動的に通信エラーの処置を行うルーチンへ分岐でき
る。

【００１４】図２は本発明の他の実施例を示すための構
成図である。

【００１５】図２の構成図は、受信局である表示装置等
に対してｍバイトのシリアルデータを連続的にかつ自動
的に送信可能なシリアルインターフェースである。当然
のことながら本シリアルインターフェースは全二重通信
が可能であるが、図２ではシリアルデータの入力端子を
省略している。９は１バイト長のシフトレジスタ、２０
はｍバイトのシリアルデータを格納するためのランダム
アクセスメモリで構成されたデータバッファ、２１はデ
ータバッファ２０に格納された特定のシリアルデータを
アドレッシングするためのポインタで制御回路２２によ
り制御されるデクリメンタにより構成され、設定値より
順次デクリメントしアンダーフローすると最終バイト検
出信号２５をアクティブにする。７４はエラー検出回路
で図１におけるエラー検出回路７４と同一構成である。 ２３は通信動作の許可／停止を行うための通信許可信号
２４を出力するレジスタで命令によりセット／クリア可
能な構成になっている。通信許可信号２４がインアクテ
ィブの時は通信停止状態にあり各々のハードウェアは全
く動作せず本シリアルインターフェースはいわばリセッ
ト状態にある。制御回路２２はポインタ２１の更新の制
御及びデータバッファ２０からシフトレジスタのシリア
ルデータの読み出しの制御及び所定のタイミングでのス
タートトリガの発生を行う。

【００１６】図３はレジスタ２３の具体的な回路構成で
ある。図４，図５は本シリアルインターフェースの動作
を示すためのタイミングチャートであり、図６は動作フ
ローチャートである。

【００１７】図２，３，４，５，６を参照して以下に動
作を説明する。

【００１８】最初にリセット信号２７をアクティブにす
るとレジスタ２３がクリアされ通信許可信号２４はイン
アクティブになり通信動作停止の状態になる。次にデー
タバッファ２０に送信すべきシリアルデータを必要バイ
ト数分（例えばｋバイト）アドレス０よりライトし、値
（ｋ−１）をポインタ２１に設定した後、命令によりレ
ジスタ２３をセットすることで通信許可信号２４がアク
ティブになり実際の送信が開始される。送信動作は先づ
図４のタイミングチャートに示される様にポインタ２１
によりアドレッシングされるデータバッファ２０内のシ
リアルデータを制御回路２２より出力されるタイミング
信号２８に従ってシフトレジスタ９に取り込み、スター
トトリガ１９が制御回路２２より出力され、カウンタ１
０のリセット，セットリセットフリップフロップ１４の
セット、エラー検出回路７４のリセットを行う。その後
クロック１８に同期して最初のシリアルデータの送信が
行なわれる。１バイトのシリアルデータを送信終了後、
受信局は一定期間ＢＵＳＹ端子３をアクティブレベルに
する。一方送信局は送信終了後ポインタ２１をデクリメ
ントすると同時に、ＢＵＳＹ端子３の状態を制御回路２
２によって監視し、ＢＵＳＹ端子３がアクティブレベル
にある期間中は次データの送信を保留する。かかる後Ｂ
ＵＳＹ端子３がインアクティブレベルになると、ポイン
タ２１によりアドレッシングされるシリアルデータをシ
フトレジスタ９に取り込み再びスタートトリガを出力し
て次バイトのシリアルデータを送信する。

【００１９】以後この動作をポインタ２１がアンダーフ
ローするまで続けデータバッファ２０に格納された全て
のシリアルデータを送信した後通信を終了する。

【００２０】次に通信中に同期用クロックラインにノイ
ズがのって通信異常となった場合の動作を説明する。

【００２１】図５は通信異常時の動作を示すタイミング
チャートである。

【００２２】ｉバイト目のシリアルデータを送信中に通
信異常が生じた場合、受信局は誤ってシフト動作をして
しまい送信途中にＢＵＳＹ端子３をアクティブレベルに
する。このレベルをエラー検出回路７４が検出しエラー
検出信号１７がアクティブになる。更に送信局側の送信
が終了すると通信終了信号１６がアクティブになるので
レジスタ２３がクリアされ、通信許可信号２４は強制的
にインアクティブになり、以降の通信を中断する。かく
して図６のフローチャートとなる。

【００２３】本実施例では通信異常を検出するとシリア
ルデータ送信直後通信を中断するので以降の無駄なシリ
アルデータを送信してしまう必要がなく、更にエラー検
出信号１７を割り込み処理要求信号としても利用すれば
割り込みルーチン内でポインタ２１の値を命令によりリ
ードすることにより何バイト目のデータが異常であった
かの判定もできるという効果がある。

【００２４】

【発明の効果】以上詳述したように本発明は、通信中の
エラーを検出する回路を設けたことにより通信異常を容
易に検出でき、通信の効率を低下させることなくかつソ
フトウェア設計の負担を低減できる効果がある。更に複
数バイトのシリアルデータを連続的に送信する際、通信
中のエラーを検出すると通信を中断し次バイト以降のシ
リアルデータを送信しない様にしたので以後のシリアル
データがエラーの影響を受けることがなく、また無駄な
通信を行なわなくて済むという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例の構成図である。

【図２】本発明の他の実施例の構成図である。

【図３】図２におけるレジスタ２３の具体的な回路図で
ある。

【図４】図２の動作例を示すタイミング図である。

【図５】図２の他の動作例を示すタイミング図である。

【図６】図２で構成される実施例を説明するためのフロ
ーチャートである。

【図７】従来のクロック同期式シリアルインターフェー
スを説明するための構成図である。

【図８】クロック同期式シリアルインターフェースを内
蔵した装置の接続図である。

【図９】従来のクロック同期式シリアルインターフェー
スを説明するためのタイミング図である。

【図１０】従来のクロック同期式シリアルインターフェ
ースの問題点を説明するためのタイミング図である。

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　クロックに同期してシリアルにデータ
   を送受信するシリアルインターフェース回路において、
   前記データの送受信の禁止・許可を指示する信号を入力
   する入力端子と、前記入力端子の禁止状態を送受信中に
   検出するための検出手段とを有することを特徴とするク
   ロック同期式シリアルインターフェース。
2. 【請求項２】　　前記検出手段により検出された信号に
   よりデータの送受信を中断するための制御手段をさらに
   有することを特徴とする請求項１記載のクロック同期式
   シリアルインターフェース。
3. 【請求項３】　　複数バイトのデータを格納するための
   ランダムアクセスメモリで構成されたデータバッファと
   、前記データバッファに格納されたデータをアドレシッ
   ングするためのポインタとをさらに有し、前記ポインタ
   の内容が命令により読み出し可能なことを特徴とする請
   求項１又は２記載のクロック同期式シリアルインターフ
   ェース。