JPS6045866A - 割込み制御方式 - Google Patents
割込み制御方式Info
- Publication number
- JPS6045866A JPS6045866A JP15280483A JP15280483A JPS6045866A JP S6045866 A JPS6045866 A JP S6045866A JP 15280483 A JP15280483 A JP 15280483A JP 15280483 A JP15280483 A JP 15280483A JP S6045866 A JPS6045866 A JP S6045866A
- Authority
- JP
- Japan
- Prior art keywords
- main control
- bits
- interruption
- data
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/32—Handling requests for interconnection or transfer for access to input/output bus using combination of interrupt and burst mode transfer
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明はデータ処理システムにおける割込制御方式に関
する。
する。
（ｂ） 技術の背景
近年データ処理技術の発達と普及に伴いデータ処理シス
テムは大規模広域化するに従い分数配置してデータの入
出力を実行する端末制御装置等はマイクロプロセッサ（
ＭＰＵ）の利用によシ知能化を実現して上位制御機能を
構成する中央処理装置（ＣＰＵ）の負荷を分散軽減する
と共に、下位の端末制御装置等においてもダイレクトメ
モリアクセス（ＤＭＡ）等によって下位機種の主制御部
を構成するＭＰＵのプログラム処理による負荷を極力軽
減し効率的なデータ処理を計る構成が広く利用されるよ
うになった。
テムは大規模広域化するに従い分数配置してデータの入
出力を実行する端末制御装置等はマイクロプロセッサ（
ＭＰＵ）の利用によシ知能化を実現して上位制御機能を
構成する中央処理装置（ＣＰＵ）の負荷を分散軽減する
と共に、下位の端末制御装置等においてもダイレクトメ
モリアクセス（ＤＭＡ）等によって下位機種の主制御部
を構成するＭＰＵのプログラム処理による負荷を極力軽
減し効率的なデータ処理を計る構成が広く利用されるよ
うになった。
（ｑ） 従来技術と問題点
従来よ、９ＤＭＡ方式によるデータ処理装置は対応する
支配下の端末装置または他の外部装置との間にデータを
送受信するが例えば単一の長電文を送受するような時は
、該データ処理装置ではその送受信部と記憶部間におい
てハード機能が直接データの転送全制御し、主制御部に
おけるプログラム処理による負荷は極めて軽く、主制御
部の機能が飽和するようなととけない。しかし対応する
複数の外部装置との間で短電文データの送受が頻度高く
、各電文データ中の制御文字を検出して実行する制御の
比率が増加すると主制御部におけるプログラム処理の負
荷が激増し、主制御部の処理能力が飽和する場合が存在
する。
支配下の端末装置または他の外部装置との間にデータを
送受信するが例えば単一の長電文を送受するような時は
、該データ処理装置ではその送受信部と記憶部間におい
てハード機能が直接データの転送全制御し、主制御部に
おけるプログラム処理による負荷は極めて軽く、主制御
部の機能が飽和するようなととけない。しかし対応する
複数の外部装置との間で短電文データの送受が頻度高く
、各電文データ中の制御文字を検出して実行する制御の
比率が増加すると主制御部におけるプログラム処理の負
荷が激増し、主制御部の処理能力が飽和する場合が存在
する。
（ｒｌ） 発明の目的
本発明の目的は従来のデータ受信に伴う制御文字の全Ｎ
ピット受信后の識別によって発生する主制御部のプログ
ラム処理への割込みの他に、主制御部のプログラム処理
に余裕がある時は、最低位の割込みを発生させるため当
該制御文字の識別をＮ−１ビツトで得て、１ビツトだけ
早ぐ割込み動作ヲ笑行し、余裕のない時はＮビットによ
る識別で、より優先度の高い制御文字検出による割込み
を実行させて、主制御部のプログラム処理に対する負荷
分散がよシ効果的に得られる割込み制御方式を提供しよ
うとするものである。
ピット受信后の識別によって発生する主制御部のプログ
ラム処理への割込みの他に、主制御部のプログラム処理
に余裕がある時は、最低位の割込みを発生させるため当
該制御文字の識別をＮ−１ビツトで得て、１ビツトだけ
早ぐ割込み動作ヲ笑行し、余裕のない時はＮビットによ
る識別で、より優先度の高い制御文字検出による割込み
を実行させて、主制御部のプログラム処理に対する負荷
分散がよシ効果的に得られる割込み制御方式を提供しよ
うとするものである。
（ｅ） 発明の構成
この目的は、外部装置に対応してデータを入出力する複
数の送受信部および該送受信部のデータをダイレクトメ
モリアクセスモードにより送受して蓄積する記憶部を共
用バスに連結して主制御部により制御するデータ処理装
置において、該送受信部は主制御部の指定に従いデータ
の属性を識別する複数のＮビットからなる制御文字を保
持する手段、外部装置に対応する直列データを受信して
並列データに変換する手段、該変換手段よりの先行Ｎ−
１ビツトと保持手段のＮ−１ビツトとを比較する手段お
よび該変換手段よりのＮビットと保持手段のＮビットと
を比較する手段を具備し、送受信部は主制御部よりの先
行検出モード設定に従いＮ−１ビツト比較手段に照合一
致が得られたときは、Ｎビットの照合に伴う割込みに先
行して主制御部に他の新たな割込みを発生することを特
徴とする割込み制御方式を提供することによシ達成する
ことが出来る。
数の送受信部および該送受信部のデータをダイレクトメ
モリアクセスモードにより送受して蓄積する記憶部を共
用バスに連結して主制御部により制御するデータ処理装
置において、該送受信部は主制御部の指定に従いデータ
の属性を識別する複数のＮビットからなる制御文字を保
持する手段、外部装置に対応する直列データを受信して
並列データに変換する手段、該変換手段よりの先行Ｎ−
１ビツトと保持手段のＮ−１ビツトとを比較する手段お
よび該変換手段よりのＮビットと保持手段のＮビットと
を比較する手段を具備し、送受信部は主制御部よりの先
行検出モード設定に従いＮ−１ビツト比較手段に照合一
致が得られたときは、Ｎビットの照合に伴う割込みに先
行して主制御部に他の新たな割込みを発生することを特
徴とする割込み制御方式を提供することによシ達成する
ことが出来る。
（ｆ） 発明の実施例
以下本発明の一実施例について図面を参照しつ＼Ｍｌ？
、明する。第１図は本発明の一実施例におけるデータ処
ＴＩ装ｆ・）′の概念図および第２図は本発明の−実が
７例における送受信部の割込み制御方式によるブロック
図を示す。図において１けマイクロプロセッサ（ＭＰＵ
）等で構成される主制御部１．２は記憶部、３はダイレ
クトメモリアクセス制御部（ＩＴｈ４ＡＣ）、 ４はバ
ス、５ａ〜ｎけ送受信部、５１はシフトレジスタ、５２
は少年バッファレジスタ。
、明する。第１図は本発明の一実施例におけるデータ処
ＴＩ装ｆ・）′の概念図および第２図は本発明の−実が
７例における送受信部の割込み制御方式によるブロック
図を示す。図において１けマイクロプロセッサ（ＭＰＵ
）等で構成される主制御部１．２は記憶部、３はダイレ
クトメモリアクセス制御部（ＩＴｈ４ＡＣ）、 ４はバ
ス、５ａ〜ｎけ送受信部、５１はシフトレジスタ、５２
は少年バッファレジスタ。
５３はカウンタ、５４ａ、ｂＦｉ比較回路、５５は制御
文字レジスタ、５６ａ、ｂ、ｃｕフリップフロップ回路
（ＦＦ）、および５７ａ、ｂはアンド回路（ＡＮＤ ）
である。本発明の一実施例では主制御部１は図示省略し
たが記憶部２に保持する制御プログラム。
文字レジスタ、５６ａ、ｂ、ｃｕフリップフロップ回路
（ＦＦ）、および５７ａ、ｂはアンド回路（ＡＮＤ ）
である。本発明の一実施例では主制御部１は図示省略し
たが記憶部２に保持する制御プログラム。
制御データに従って他の構成各部を制御してデータ処理
を行う。記憶部２は主制御部１のために保持するプログ
ラム等の仕送受信部５ａ−ｎを介して入出力するデータ
を主制御部１またはＤＭＡＣ５の制御に従って一時記憶
する。送受信部５ａ＝ｎは主制御部１の制御に従い図示
省略したが上位中央制御装置（ＣＰＵ）から例えばチャ
ネル装置を介して主制御部１以下により構成されるデー
タ処理装置に入出力するデータを他の端末装置等の外部
装置へ中継入出力する機能を有する。
を行う。記憶部２は主制御部１のために保持するプログ
ラム等の仕送受信部５ａ−ｎを介して入出力するデータ
を主制御部１またはＤＭＡＣ５の制御に従って一時記憶
する。送受信部５ａ＝ｎは主制御部１の制御に従い図示
省略したが上位中央制御装置（ＣＰＵ）から例えばチャ
ネル装置を介して主制御部１以下により構成されるデー
タ処理装置に入出力するデータを他の端末装置等の外部
装置へ中継入出力する機能を有する。
通常主制御部１が制御プログラムに従い送受信部５’ａ
−ｎｉプログラム転送モードにしておくと、送受信部５
ａ−ｎは外部装置からの直列データによる電文を受信し
た時主制御部１に対して割込み、主制御部１が送受信部
５ａ−ｎＫある受信／＜ 、７７アレジスタ５２の内容
を読取シ記憶部２に格納する。またダイレクトメモリア
クセス（ＤＭＡ）方式で受信した電文を記憶部２に転送
したい時は、主制御部１が送受信部！５ ａ ”−ｎ
ｆ： Ｄ Ｍ Ａ転送モード込み、ＤＭＡＣは送受信部
５ａ−ｎからの割込みを受けるとバス４の支配権を主制
御部ｌよ多移管され、送受信部５ａ−ｎ内の受信ノくツ
ファレジスタ５２の内容を記憶部２上へ格納する。従っ
て制御部１けＤＭＡ転送中は記憶部２上に格納された電
文データを全く識別することはない。しかし電文中の制
衛ｊ文字を受信した時は制御部１によるプログラム処理
が必要となるため、予め送受信部５ａ〜】１の制御文字
レジスタ５５に識別すべき制御文字を登録しておく０送
受信部５ａ−ｎは登録された制御文字を受信すると自動
的にプログラム転送モードに切換り、制御文字を受信し
た旨の割込み（ＣＣＨｉ）を主制御部１へ送出する。主
制御部１はこの時始めて受信データの処理を行うが、Ｃ
ＣＨｉはある一定の間隔で発生するとは限らない。そこ
でＣＣＨｌ待ちの主制御部１が何の処理もしていない時
間（ＩＤＬＥ）を有効に使用するため、ＣＣＨｌの１ビ
ツト前にＣＣＨｉの予告割込み（ＰＣＣＨｌ）を発生可
能とする。ＰＣＣＨｉの割込み優先全最下位としておく
ことにより、主制御部ｌがＩＤＬＥなら（：：ＣＨｉの
処理を前もって実行する事が出来る。この時ＰＣＣＨｉ
の処理では処理のシーケンスを記憶しておき残りのパリ
ティビットである１ビツトを発生する。このＣＣＨｉの
割込優先順位をＰＣＣＨｉより高位としておき、ＣＣＨ
ｉ処理は予め行われたＰＣＣＨｉ処理の続きをＰＣＣＩ
（ｉ処り４のシーケンスを読取って実行する。またＰＣ
ＣＦＩｉ処理を開始していてもパリティが誤っていれば
、ハリティエラーの割込みを発生させてＰＣＣＨｉ処理
を無効とする。第２図は本実施例を適用した送受信部５
ａ〜ｎの任意の例えば送受信部５ａの割込み方式による
ブロック図である。シフトレジスタ５１は外部装置から
の直列Ｎビット受信データこ＼では８ｅツトによる直列
受信データを並列８ビ、ソトデータに組立てる機能ケ有
する。受信バッファレジスタ５２はシフトレジスタ５ｉ
からの並列８ピツトデータを一時保持し比較回路５４ａ
に送出する機能を有する。カウンタ５３は受信タイミン
グ信号を計数しカクント８信号を送出する。ＡＮＤ５７
ａはカウント８信号とクロック信号（ＣＬＫ）との論理
積信号を出力して受信バッファレジスタ５２全イネーブ
ルとする。比較回路５４ａ、 ５４ｂは受信バッファ゛
レジスタ５２才たけシフトレジスタ５１と後述する制御
文字レジスタ５５からの内容を比較照合する機能を有す
る。制御文字レジスタ５５はＮビットこ＼で（は８ビツ
トによる制御文字複数組保持する機能を有する。尚制御
文字はイニシャルプログラムロード時脣たけ初期設定持
主制御部１によρ設定される。寸たＦＦ５６ ｃは主制
御部１より主制御部１がアイドル状態になったときだけ
、それを承すフラグとしてアイドルモード信号が設定さ
れる。捷たＣＣＨｉは前述の制御文字受信割込みビット
、ＰＣＣ■■ｉばＣＨＨｌの１ビツト時間前にオンとな
る予告ビットである。本実施例では上記のように構成さ
れているので、外部装置からの受信データは受信タイミ
ング信号によフサンプルされシフトレジスタ５１により
Ｎピットの並列データこ＼では８ビツト毎（Ｃ組立てら
′れ、カウンタ５３により８ピツト１バイトの組立て完
了を認識するとシフトレジスタ５１の内容は受信バッフ
ァレジスタ５２に移される。そして制御文字レジスタ５
５の内η芋と受信バッファレジスタ５２の内容を比較回
路５４ａにより比較し、一致していればＣＣＨ４をオン
とし、主制御部１に割込みを発生させる。カウンタ５３
の計数が全８ビツトの１°ビツト前のカウント７が得ら
れたときビット０〜６はシフトレジスタ５１のビット１
〜７端子に出力されているのでこの時のビット１〜７端
子から得られる内容と制御文字レジスタ５５の内容を１
バイト受信完了前の１ビツト時間前にパリティビラトラ
除く先行７ビツトについて比較回路５４ｂによυ比較す
る。
−ｎｉプログラム転送モードにしておくと、送受信部５
ａ−ｎは外部装置からの直列データによる電文を受信し
た時主制御部１に対して割込み、主制御部１が送受信部
５ａ−ｎＫある受信／＜ 、７７アレジスタ５２の内容
を読取シ記憶部２に格納する。またダイレクトメモリア
クセス（ＤＭＡ）方式で受信した電文を記憶部２に転送
したい時は、主制御部１が送受信部！５ ａ ”−ｎ
ｆ： Ｄ Ｍ Ａ転送モード込み、ＤＭＡＣは送受信部
５ａ−ｎからの割込みを受けるとバス４の支配権を主制
御部ｌよ多移管され、送受信部５ａ−ｎ内の受信ノくツ
ファレジスタ５２の内容を記憶部２上へ格納する。従っ
て制御部１けＤＭＡ転送中は記憶部２上に格納された電
文データを全く識別することはない。しかし電文中の制
衛ｊ文字を受信した時は制御部１によるプログラム処理
が必要となるため、予め送受信部５ａ〜】１の制御文字
レジスタ５５に識別すべき制御文字を登録しておく０送
受信部５ａ−ｎは登録された制御文字を受信すると自動
的にプログラム転送モードに切換り、制御文字を受信し
た旨の割込み（ＣＣＨｉ）を主制御部１へ送出する。主
制御部１はこの時始めて受信データの処理を行うが、Ｃ
ＣＨｉはある一定の間隔で発生するとは限らない。そこ
でＣＣＨｌ待ちの主制御部１が何の処理もしていない時
間（ＩＤＬＥ）を有効に使用するため、ＣＣＨｌの１ビ
ツト前にＣＣＨｉの予告割込み（ＰＣＣＨｌ）を発生可
能とする。ＰＣＣＨｉの割込み優先全最下位としておく
ことにより、主制御部ｌがＩＤＬＥなら（：：ＣＨｉの
処理を前もって実行する事が出来る。この時ＰＣＣＨｉ
の処理では処理のシーケンスを記憶しておき残りのパリ
ティビットである１ビツトを発生する。このＣＣＨｉの
割込優先順位をＰＣＣＨｉより高位としておき、ＣＣＨ
ｉ処理は予め行われたＰＣＣＨｉ処理の続きをＰＣＣＩ
（ｉ処り４のシーケンスを読取って実行する。またＰＣ
ＣＦＩｉ処理を開始していてもパリティが誤っていれば
、ハリティエラーの割込みを発生させてＰＣＣＨｉ処理
を無効とする。第２図は本実施例を適用した送受信部５
ａ〜ｎの任意の例えば送受信部５ａの割込み方式による
ブロック図である。シフトレジスタ５１は外部装置から
の直列Ｎビット受信データこ＼では８ｅツトによる直列
受信データを並列８ビ、ソトデータに組立てる機能ケ有
する。受信バッファレジスタ５２はシフトレジスタ５ｉ
からの並列８ピツトデータを一時保持し比較回路５４ａ
に送出する機能を有する。カウンタ５３は受信タイミン
グ信号を計数しカクント８信号を送出する。ＡＮＤ５７
ａはカウント８信号とクロック信号（ＣＬＫ）との論理
積信号を出力して受信バッファレジスタ５２全イネーブ
ルとする。比較回路５４ａ、 ５４ｂは受信バッファ゛
レジスタ５２才たけシフトレジスタ５１と後述する制御
文字レジスタ５５からの内容を比較照合する機能を有す
る。制御文字レジスタ５５はＮビットこ＼で（は８ビツ
トによる制御文字複数組保持する機能を有する。尚制御
文字はイニシャルプログラムロード時脣たけ初期設定持
主制御部１によρ設定される。寸たＦＦ５６ ｃは主制
御部１より主制御部１がアイドル状態になったときだけ
、それを承すフラグとしてアイドルモード信号が設定さ
れる。捷たＣＣＨｉは前述の制御文字受信割込みビット
、ＰＣＣ■■ｉばＣＨＨｌの１ビツト時間前にオンとな
る予告ビットである。本実施例では上記のように構成さ
れているので、外部装置からの受信データは受信タイミ
ング信号によフサンプルされシフトレジスタ５１により
Ｎピットの並列データこ＼では８ビツト毎（Ｃ組立てら
′れ、カウンタ５３により８ピツト１バイトの組立て完
了を認識するとシフトレジスタ５１の内容は受信バッフ
ァレジスタ５２に移される。そして制御文字レジスタ５
５の内η芋と受信バッファレジスタ５２の内容を比較回
路５４ａにより比較し、一致していればＣＣＨ４をオン
とし、主制御部１に割込みを発生させる。カウンタ５３
の計数が全８ビツトの１°ビツト前のカウント７が得ら
れたときビット０〜６はシフトレジスタ５１のビット１
〜７端子に出力されているのでこの時のビット１〜７端
子から得られる内容と制御文字レジスタ５５の内容を１
バイト受信完了前の１ビツト時間前にパリティビラトラ
除く先行７ビツトについて比較回路５４ｂによυ比較す
る。
一致していてなおかつＦＦ５６ｃからアイドルモード信
号が得られている場合はＰＣＣＨｉによる割込みを発生
させる。７ビツトだけ比較して割込みを発生させても無
意味な制御手順等に２いては、このアイドルモード信号
をオンにしなければ従来通シの使用方法となる。本実施
例ではこのようにＮピットによる１バイトよシも１ビツ
トだけ少いＮ−１ビツトの比較を行い一致した場合は通
常の１バイト完了による割込みとは別の新たな割込みを
発生させる割込み制御方式が得られる。
号が得られている場合はＰＣＣＨｉによる割込みを発生
させる。７ビツトだけ比較して割込みを発生させても無
意味な制御手順等に２いては、このアイドルモード信号
をオンにしなければ従来通シの使用方法となる。本実施
例ではこのようにＮピットによる１バイトよシも１ビツ
トだけ少いＮ−１ビツトの比較を行い一致した場合は通
常の１バイト完了による割込みとは別の新たな割込みを
発生させる割込み制御方式が得られる。
（ｇ） 発明の効果
以−に説明したように本発明によれば主制御部のプログ
ラム処理に余裕のある時はフラグコード受信の予告を１
ビット早く最低位の割込みにより通知し、余裕のない時
はより優先度の高い制御文字受信割込みを発生すること
によシブログラム処理の負荷分散を実現する割込み方式
全提供することが出来る。
ラム処理に余裕のある時はフラグコード受信の予告を１
ビット早く最低位の割込みにより通知し、余裕のない時
はより優先度の高い制御文字受信割込みを発生すること
によシブログラム処理の負荷分散を実現する割込み方式
全提供することが出来る。
第１図に本発明の一実施例における割込み方式を適用す
るデータ処理装置の概念図および第２図にその送受信部
におけるブロック図である。図において１は主制御部、
２は記憶部、３はダイレクトメモリアクセス制御部（Ｄ
ＭＡ Ｃ）、５ａ−ｎは送受（ｕｆＬ ５１はシフトレ
ジスタ、５４ａ、ｂは比較回路、５５はフラグコードレ
ジスタおよび５６ａ。 ｂ、ｃｌｔｉフリッグフロノプ回路（Ｆ’Ｆ）である。 争１ 図
るデータ処理装置の概念図および第２図にその送受信部
におけるブロック図である。図において１は主制御部、
２は記憶部、３はダイレクトメモリアクセス制御部（Ｄ
ＭＡ Ｃ）、５ａ−ｎは送受（ｕｆＬ ５１はシフトレ
ジスタ、５４ａ、ｂは比較回路、５５はフラグコードレ
ジスタおよび５６ａ。 ｂ、ｃｌｔｉフリッグフロノプ回路（Ｆ’Ｆ）である。 争１ 図
Claims (1)
- 外部装置に対応してデータを入出力する複数の）ゲー受
信部および該送受信部とのデータ全ダイレクトメモリア
クセスモードにより送受して蓄積する記儒部を共用バス
に連結して主制御部により制御するデータ処胛装置にお
いて、該送受信部は主制御部の指定に従いデータの属性
ｆ識別する複数のＮビットからなる制御文字を保持する
手段、外部装置Ｐ−“に対応する直列データを受信して
Ｎビットの並列データに変換する手段、該変換手段より
のＮ−１ビツトと前記保持手段のＮ−１ビツトとを比較
する手段および該変換手段よシのＮビットと保持手段の
Ｎビットとを比較する手段を具備し、主ｉｔ＋制御部よ
りの指示に従いＮ−１ビツト比較手段に照合一致が得ら
れたときは、Ｎビットの照合に伴う割込みに先行して主
制御部に４、別の新たな割込み全発生することを％徴と
する割込み制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15280483A JPS6045866A (ja) | 1983-08-22 | 1983-08-22 | 割込み制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15280483A JPS6045866A (ja) | 1983-08-22 | 1983-08-22 | 割込み制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6045866A true JPS6045866A (ja) | 1985-03-12 |
Family
ID=15548514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15280483A Pending JPS6045866A (ja) | 1983-08-22 | 1983-08-22 | 割込み制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6045866A (ja) |
-
1983
- 1983-08-22 JP JP15280483A patent/JPS6045866A/ja active Pending
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