JPS5932816B2

JPS5932816B2 - デ−タ転送制御方式

Info

Publication number: JPS5932816B2
Application number: JP17337379A
Authority: JP
Inventors: 勝一広渡; 誠一清水; 修鈴木; 匡「ヒロ」川勝
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1979-12-27
Filing date: 1979-12-27
Publication date: 1984-08-11
Also published as: JPS5694423A

Description

【発明の詳細な説明】本発明は、バイト・モードおよびローカル・バースト・
モードのいずれのモードでもデータ転送を行い得るチャ
ネルにおいて、データ転送を高速で行い得ると共に上位
装置の負荷を軽減できるようにしたデータ転送制御方式
に関するものである。

普通チャンネルとＩ／Ｏ装置間のデータのやりとりは、
１バイトのバス（ＩｎＢｕｓ・・・１バイト、ｏｕｔＢ
ｕｓ・・・１バイト）を通して行なわれる。通常のバイ
ト・マルチプルクサチャネルの動作はＲＱｉシーケンス
で１バイトのデータを送り、そのデータ転送シーケンス
（バイトモード転送シーケンス）を終了する。しカルな
がら、Ｉ／Ｏによつては１回のＲＱｉシーケンスで数バ
イトのデータの連続転送（ローカル・バースト）を行う
ものがある。今後、こういつたローカル・バーストでデ
ータ転送を行う装置が増えていくものと思われる。バイ
ト・モードで転送を行うか、ローカル・バーストで転送
を行うかはチャネルにはわからず、サービスアウトを送
出し、その後、Ｉ／Ｏとの接続が切れるか（ＯＰＩオフ
）或は、ＯＰｉオフにはならず再びＳＶｉが来た時には
じめて判明する。第１図は従来のマルチプレクサ・チヤ
ネルにおけるローカル・バースト・モードを説明するも
のである。

従来のマルチ・プレクサ・チヤネルにおいてはＳＶｉが
来た時点でＣＰＵに割込み、１バイトのデータをフエツ
チした後、Ｉ／０にその１バイトのデータを送出する。
その後、０Ｐｉオフになるか、或はＳＶｉがくるか、又
はＳＴｉが来るかを持ち、もし０Ｐｉがオフになればサ
ブチヤネルをセーブし、ＲＱｉシーケンスを終了する。
０Ｐｉが落ちずにＳＶｉが来た場合（ローカルバースト
）は再びメモリ要求を出し、次なる１バイトのデータを
フエツチし、Ｉ／Ｏにデータを送出する。

この場合、ＳＶｉが来るたびにメモリへのフエツチ要求
が出される為ローカルバースト転送・の場合は上位装置
への負荷が増し、転送率もさほど上らない。また、メモ
リ・アクセヌは数バイトのアドレス境界で行われるのが
普通であり、１バイトのデータをフエツチする場合、ア
ドレス境界までのデータを読み出し、その中からもとめ
る１乏バイトを摘出するといつた力法が普通行われる。
従つて、上記力法だと残りのデータは全てすてられる事
となる。本発明は、上記の考察に基づくものであつて、
バイト・モードおよびローカル・バースト・モー２ドの
内のいずれのモードででもデータ転送を行い得るチヤネ
ルにおいて、データ転送を高速で行い得ると共に上位装
置の負荷を軽減できるようにした久一タ転送制御力式を
提供することを目的とするものである。

そしてそのため本発明のデータ転３送制御方式は、チヤ
ネルと入出力装置との間のデータ転送がバイト単位で行
われ、チヤネルとメモリとの間のデータ転送が複数バイ
ト単位で行われると共に、バイト・モードおよびローカ
ル・バースト・モードの内のいずれの転送モードにおい
て３もデータ転送を行い得るチヤネルにおいて上記入出
力装置からのデータ転送要求時に上記メモリからフエツ
チされた複数バイトのデータを保持するデータ・バツフ
アと、該データ・バツフアのバイト位置を示す計数器と
、入出力装置へ１バイトの４１データを送る度に上記計
数器を単位量だけ増加させる手段と、上記入出力装置か
らのデータ転送要求毎に上記データを保持するデータ・
バツフアから上記計数器の示すバイト位置のデータを入
出力装置へのデータ・バスに送る手段と、上記計数器の
値が一定値であることを検出する検出手段と、データ転
送すべきメモリのデータ・アドレス及びバイト・カウン
トを保持する記憶手段とを具備し、メモリ・フエツチ時
に上記データ・アドレス及びバイトカウントを１バイト
分だけ更新し、上記入出力装置へのデータ転送の終了時
又は上記検出手段によつてデータ・バツフアが空の状態
であることが検出された時又は上記入出力装置より接続
が切られた時に上記計数器の値を上記データ・アドレヌ
及びバイト数の補正に使用することを特徴とするもので
ある。以下、本発明を図面を参照しつつ説明する。第２
図は本発明によるローカル・バースト・モードを説明す
る図、第３図は本発明によるフロント・エンドのパート
ウェア構成の一実施例を示す図、第４図は本発明のチヤ
ネルの処理を示すフローチヤート、第５図はバイト・カ
ウントおよびデータ・アドレスの補正を説明する図であ
る。

第２図は本発明によるライト・オペレーシヨンを説明す
るものである。第２図において、ＳＶｉはサービス・イ
ン信号、ＳＯはサービス・アウト信号、０Ｐｉはオペレ
ーシヨナル・イン信号をそれぞれ示している。この例で
は、データはメモリより４バイト境界で読出されるもの
としている。第２図においては、ＳＶｉをトリガとした
１回のメモリ・アクセスでアドレス境界までの４バイト
のデータをフエツチし、このデータが／Ｏに送られるま
ではメモリ・アクセスを行わないようにしたものである
。この場合、１回のメモリ・アクセスでフエツチしたア
ドレス境界までデータ・アドレスおよびバイト・カウン
タの値を更新したのでは、バイト・モードの場合の転送
率を向上できないため、即ちバイト・モードの場合４バ
イトフエツチしても１バイトしかＩ／０に送られないた
め、残り３バイトは捨てられることになり、３バイト分
のデータ・アドレス値およびバイトカウント値の補正を
毎回行わなければならないため、本発明においてはメモ
リ・アクセス時にバイト・カウント値を−１およびデー
タ・アドレス値を＋１だけ更新する。バイト・モードの
場合にはバイト・データをＩ／０に送出してサブ・チヤ
ネルをセーブして入出力処理は終了するが、ローカル・
バーヌト・モードの場合には０Ｐｉオフ又はバツフア空
又はＳＴｉ（ステータス・イン信号）オンのタイミング
でデータ・アドレス値およびバイト・カウント値の補正
を行う。第３図は本発明によるフロント・エンドの一実
施例のプロツク図である。

第３図において１はデータ・バツフア・レジスタ、２は
エンド・レジスタ、３はＤＡＢレジスタ、４はデコーダ
、５は上位オール［０」検出回路、６は比較器、７はオ
ールＯ／オール１検出回路、８は終了指示フリツプ・フ
ロツプ、９は空指示フリツプ・フロツプ、１０はＲＯＭ
ｌｌｌはＲＯＭアドレス・レジスタ、１２は操作レジス
タ、１３はレングス指示回路、１４はバイト・マーク・
レジスタ、１５はピコ制御記憶使用要求発生部、１６は
ピコ制御記憶アドレス・レジスタ、１７はバスイン・レ
ジスタ、１８はバスアウト・レジスタ、１９はタグイン
・レジスタ、２０はタグアウト・レジスタ、２１は±１
回路をそれぞれ示している。第３図のフロント・エンド
は、図示しない中央処理装置と協力してチヤネルとして
の機能を行うものである。上記の中央処理装置は、チヤ
ネルからの要求を受付けた場合にはチヤネル・プログラ
ムを実行し、チヤネルの要求を受付けていない場合には
通常のプログラムを実行する。データをライトする場合
、中央処理装置から送られて来るデータはデータ・バツ
フア・レジスタ１に書込まれ、１バイトずつバスアウト
線を介してＩ／０装置に送られる。データをリードする
場合、ｌ／Ｏ装置からバスイン線を介して１バイトずつ
送られて来るデータはデータ・バツフア・レジスタ１に
逐次格納される。エンド・レジスタ２はデータ・アドレ
スとバイト・カウンタとを加算し、加算結果の下位２ビ
ツトを格納するものである。

ＤＡＢレジヌタ３には、データ・アドレスの下位２ビツ
トが格納される。ＤＡＢレジスタ３の内容は、ライトの
場合には１バイトのデータが／Ｏ装置へ送られる度に＋
１さねリードの場合はＩ／Ｏ装置から１バイトのデー
タが送られて来る度に−１される。ＤＡＢレジスタ３は
、データ・バツフア・レジスタ１に対するリード／ライ
ト・バイトを指定する。デコーダ４は、中央処理装置か
ら送られて来るバイト・カウントの上位ビツトをデコー
ドするものである。

上位オール［０」検出回路５は、デコーダ４の出力がオ
ール「Ｏ」になつたことを検出フするものである。

比較器６は、上位オール「Ｏ」検出回路５の出力が「１
」（オール「Ｏ」が検出されたことを示す）の時にエネ
ーブル状態となり、エンド・レジヌタ２とＤＡＢレジス
タ３とを比較し、両者一致すると、「１」を出力する。
この「１」信号によつて終了指示フリツプ・フロツプ８
がセツトされる。オールＯ／オール１検出回路７は、リ
ードの場合にはオール「１」となると「１」を出力し、
ライトの場合にはオール「０」となると［１」を出力す
る。オール０／オール１検出回路７が「１」信号を出力
すると、空指示フリツプ・フロツプ９がセツトされる。
ＲＯＭｌＯには、フロント・エンドを制御する各種の制
御プログラムが格納されている。ＲＯＭアドレス・レジ
スタ１１は、ＲＯＭｌＯの読出アドレスを指定するもの
である。操作レジスタ１２には、ＲＯＭｌＯからの読出
データがセツトされ、この操作レジスタ１２から各種の
制御信号が出力される。レングス指定回路１３は、バイ
ト・カウンタおよびデータ・アドレスの更新量を指定す
るためのものであり、ライトの場合の更新量は１１「１
であり、リードの場合の更新量は１１４１１もしくはＤ
ＡＢレジスタ３の値である。バイト・マーク・レジスタ
１４は、データの書込みバイト位置を指示するためのも
のである。ピコ制御記憶使用要求発生部１４はピコ制御
記憶使用要求信号を中央処理装置へ送出するものであり
、ピコ制御記憶アドレス・レジスタ１６はその開始アド
レスを指示するものである。バスイン・レジスタ１７に
は／０装置から送られて来るデータがセツトされ、バス
アウトレジスタ１８にはＩ／Ｏ装置へ送るべきデータが
セツトされる。タグイン・レジスタ１９には／Ｏ装置か
ら送られて来るタグ情報がセツトされ、タグアウト・レ
ジスタ２０にはＩ／０装置へ送るべきタグ情報がセツト
される。中央処理装置と第３図のフロント・エンドより
なるチヤネルは次のように動作する。

フロント・エンドは、Ｉ／０装置側からのＲＱｉ（リク
エ、スト信号）を受信すると、ＳＬＯ（セレクトアウト
信号）もしくはＨＬＯ（ホールド・アウト信号）を上げ
る。ＳＬＯもしくはＨＬＯを受取ると、／Ｏ装置は０Ｐ
ｉを上げ、ＡＤｉ（アドレス・イン信号）を上げる。フ
ロントエンドはＡＤｉを受取るとＣＭＯ（コマンド・ア
ウト信号）を上げ、そして中央処理装置へ割込要求を送
つて、待状態に入る。この割込要求を受付けると、中央
処理装置はサブ・チヤネルをロードする。引続いて中央
処理装置はバイト・カウント値、コマンド（例えばリー
ド／ライト）、エンド・レジスタ２への設定値およびＤ
ＡＢレジスタ３への設定値をフロント・エンドに送り、
フロント・エンドの待状態を解除する。この状態の下で
／Ｏ装置よりＳＶｉが送られて来ると、フロント・エン
ドは第４図に示される如き処理を行う。第４図はライト
・オペレーシヨンを示すものである。

ＳＶｉが来ると、フロント・エンドはＰＳＡ３というピ
コ命令の実行を中央処理装置に依頼する。ＰＳＡ３が実
行されると、４バイト境界でデータがメモリから読出さ
れデータ・バツフア・レジスタ１に格納され、これと同
時にバイト・カウントが−１され、データ・アドレスが
＋１される。フロント・エンドは、１バイトのデータを
バスアウト・レジスタ１８にセツトし、タグアウト・レ
ジスタ２０のＳＶＯビツトをオンとする。その後、二０
Ｐｉがオフされた場合には入出力割込みを中央処理装置
に上げる。中央処理装置はこの割込みを受付けると、サ
ブ・チヤネルをストアする。ＳＶＯがオンとした後、Ｓ
Ｔｉがオフされると、フロント・エンドは入出力割込み
を中央処理装置に上げ冫る。この割込みを受付けると、
中央処理装置は終結処理を行う。ＳＶＯをオンとした後
、所定時時間経過してもＩ／Ｏ装置側から何等の応答も
送られて来ないときには、タイム・オーバーが生じ、イ
ンタフエース・コントロール・チエツク割込み３が生ず
る。ＳＶＯがオンした後ＳＶｉがオンとなると、終了指
示フリツプ・フロツプ８が終了を示しているか否かを調
べる。終結指示フリツプ・フロツプ８が終結を指示して
いるときには、インコレクト・レングス信号をオンとす
る。終結指示フ３リツプ・フロツプ８が終結を指示して
いない場合には、空指示フリツプ・フロツプ９を調べ、
空を指示しているか否かを調べる。空を指示している場
合には、フロント・エンドはＰＳＡ３の命令の実行を依
頼する。ＰＳＡ３命令は４バイトのデ一４夕をフエツ
チするピコ命令である。空を指示していない場合には、
データ・バツフア・レジスタ１内の１バイトのデータを
バスアウト線上にのせ、ＳＶＯをオンとする。その１バ
イトのデータを送出した後、終了指示フリツプ・フロツ
プ８が終了を示しているときには、フロント・エンドは
ＰＳＡ６命令の実行を中央処理装置に依頼する。ＰＳＡ
６はデータ・アドレスおよびバイト・カウントの補正を
行う命令である。終了指示フリツプ・フロツプ８が終了
を指示していない場合には空指示フリツプ・フロツプ９
の内容を調べる。空を指示している場合には、ＰＳＡ６
命令の実行依頼が行われる。空が指示されていない場合
には０Ｐｉがオフであるか否かを調べる。０Ｐｉがオフ
のときには、ＰＳＡ６の実行依頼が行われる。

０Ｐ１がオフでないときにはＳＴｉがオンか否かを調べ
る。

ＳＴｉがオンの場合にはＰＳＡ６の実行依頼が行われる
。ＳＴｉがオフの場合にはＳＶｉがオンであるか否かを
調べる。ＳＶｉがオンである場合には、終了指示フリツ
プ・フロツプ８が終了を指示しているか否かを調べ、終
了を指示しているときには、インコレクト・レングス信
号をオンとする。終了を指示していないときにはデータ
が再びＩ／０装置へ送られる。ＳＶＯをオンとした後、
所定時間が経過しても／Ｏ装置から応答が送られて来な
いときにはタイムオーバが生ずる。タイムオーバーが生
ずると、インタフエーヌ・コントロール・チエツク割込
信号がオンされる。ＰＳＡ６命令が実行された後、ＳＶ
ｉがオンされると、ＰＳＡ３命令の実行依頼が行われる
。ＰＳＡ６命令の実行後にＳＶｉがオフの場合には、０
Ｐｉがオフであるか否かを調べる。０Ｐｉがオフのとき
には割込信号が中央処理装置に送られ、中央処理装置の
割込処理によつてサブ・チヤネルがストアされる。

０Ｐｉがオフでない場合にはＳＴｉがオンであるか否か
を調べ、ＳＴｉがオンの場合には割込信号が中央処理装
置に送られ、中央処理装置の割込処理によつて終結処理
が行われる。

ＰＳＡ６はデータ・アドレス値およびバイト・カウント
値を補正するものである。

ＰＳＡ６の命令が実行されると、ＤＢＡレジスタ３の内
容が中央処理装置によつて読取られ、ＤＡＢレジスタの
内容からデータ・アドレスの下位２ビツトが減算される
。この減算結果をＡとすると、バイト・カウント値から
数値Ａをれ算したものが補正バイト・カウント値になり
、データ・アドレスと数値Ａを加算したものが補正デー
タ・アドレス値となる。以上の説明から明らかなように
、本発明においては、バイト・モードおよびローカル・
バースト・モードのいずれのモードにおいてもデータ転
送を行い得るチヤネルにおいて、データ転送率を向上で
きると共に上位装置の負荷を軽減できるという効果が得
られる。

【図面の簡単な説明】

第１図は従来のローカル・バースト・モードにおけるデ
ータ転送を説明する図、第２図は本発明によるローカル
・バースト・モードを説明する図、第３図は本発明によ
るフロント・エンドのハードウエア構成の１実施例を示
す図、第４図は本発明のチヤネルの処理を示すフローチ
ヤート、第５図はバイト・カウントおよびデータ・アド
レスの補正を説明する図である。１・・・・・・データ・バツフア・レジヌタ、２・・・
・・・エンド・レジスタ、３・・・・・・ＤＡＢレジス
タ、４・・・・・・デコーダ、５・・・・・・上位オー
ル「０」検出回路、６・・・・・・比較器、７・・・・
・・オール０／オール１検出回路、８・・・・・・終了
指示フリツプ・フロツプ、９・・・・・・空指示フリツ
プ・フロップ．１０・・・・・・ＲＯＭｌｌｌ・・・
・・・ＲＯＭアドレス・レジスタ、１２・・・・・・操
作レジス久１３・・・・・・レジスタ指示回路、１４
・・・・・・バイト・マーク・レジスタ、１５・・・・
・・ピコ制御記憶使用要求発生部、１６・・・・・・ピ
コ制御記憶アドレス・レジスタ、１７・・・・・・バス
イン・レジスタ、１８・・・・・・バスアウト・レジス
タ、１９・・・・・・タグイン・レジスタ、２０・・・
・・・タグアウト・レジス久２１・・・・・・±１回路
。

Claims

【特許請求の範囲】

１チャネルと入出力装置との間のデータ転送がバイト
単位で行われ、チャネルとメモリとの間のデータ転送が
複数バイト単位で行われると共に、バイト・モードおよ
びローカル・バースト・モードの内のいずれの転送モー
ドにおいてもデータ転送を行い得るチャネルにおいて、
上記入出力装置からのデータ転送要求時に上記メモリか
らフェッチされた複数バイトのデータを保持するデータ
・バッファと、該データ・バッファのバイト位置を示す
計数器と、入出力装置へ１バイトのデータを送る度に上
記計数器を単位量だけ増加させる手段と、上記入出力装
置からのデータ転送要求毎に上記データを保持するデー
タ・バッファから上記計数器の示すバイト位置のデータ
を入出力装置へのデータ・バスに送る手段と、上記計数
器の値が一定値であることを検出する検出手段と、デー
タ転送すべきメモリのデータ・アドレス及びバイト・カ
ウントを保持する記憶手段とを具備し、メモリ・フェッ
チ時に上記データ・アドレス及びバイト・カウントを１
バイト分だけ更新し、上記入出力装置へのデータ転送の
終了時又は上記検出手段によつてデータ・バッファが空
の状態であることが検出された時又は上記入出力装置よ
り接続が切られた時に上記計数器の値を上記データ・ア
ドレス及びバイト数の補正に使用することを特徴とする
データ転送制御方式。