JPS5860347A - 通信制御装置 - Google Patents
通信制御装置Info
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- JPS5860347A JPS5860347A JP56159015A JP15901581A JPS5860347A JP S5860347 A JPS5860347 A JP S5860347A JP 56159015 A JP56159015 A JP 56159015A JP 15901581 A JP15901581 A JP 15901581A JP S5860347 A JPS5860347 A JP S5860347A
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- JP
- Japan
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- processor
- communication control
- line
- program
- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/124—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine
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- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
従来の通信制御装置の回路構成を第１図に示す。この通
信制御装置５０は、記憶装置３に格納されている通信制
御プログラムによシ制御される。つまシ、通信制御プロ
グラムにおいて、プロセッサ１が７エツチ可能なアドレ
ス空間に割シ当てた論理アドレスを選択することＫよシ
、記憶装置３のフェッチ及び回線制御回路２．インタフ
ェイス回路４、プロセッサ１の制御に必要なハード・レ
ジスタのアクセスが行なわれ、処理が実行される。
信制御装置５０は、記憶装置３に格納されている通信制
御プログラムによシ制御される。つまシ、通信制御プロ
グラムにおいて、プロセッサ１が７エツチ可能なアドレ
ス空間に割シ当てた論理アドレスを選択することＫよシ
、記憶装置３のフェッチ及び回線制御回路２．インタフ
ェイス回路４、プロセッサ１の制御に必要なハード・レ
ジスタのアクセスが行なわれ、処理が実行される。
通常、通信制御装置５０は、多数回線の制御を用ハード
・レジスタと回線に対応する通信制御プログラムが図示
されないドラム上に用意されている。以上の通信制御プ
ログラムのフェッチは回線番号あるいは制御手順番号（
ＰＣＤ）をもとに、インデックス・レジスタでのアドレ
ス修飾によって行なわれる。
・レジスタと回線に対応する通信制御プログラムが図示
されないドラム上に用意されている。以上の通信制御プ
ログラムのフェッチは回線番号あるいは制御手順番号（
ＰＣＤ）をもとに、インデックス・レジスタでのアドレ
ス修飾によって行なわれる。
しかし、このようなアドレス修飾は、゛通信制御装置本
来の処理ではなく、ない方が望ましいが、現実には送受
信文字の一文字の制ａに要する処理時間の３０〜４０チ
に及ぶとともある。
来の処理ではなく、ない方が望ましいが、現実には送受
信文字の一文字の制ａに要する処理時間の３０〜４０チ
に及ぶとともある。
本発明は、前記従来技術におけるアドレス修飾をなくＬ
ｌそれに代る通信制御プログラムのエントリ・アドレス
を自動生成する手段を設けることにより通信制御装置の
性能を大巾に向上させることを目的とする。以下に要点
を記す。
ｌそれに代る通信制御プログラムのエントリ・アドレス
を自動生成する手段を設けることにより通信制御装置の
性能を大巾に向上させることを目的とする。以下に要点
を記す。
プロセッサが７エツチ可能なアドレス空間（論理アドレ
ス）Ｋ従来技術において、回線毎にアドレス修飾を行な
う領域（回線制御語、回線制御ハード・レジスタ及び制
御手順グ「グラム）に関し納しておくことによシ、前記
領域がフェッチされたことを検出すると、前記アドレス
置換レジスタによシハード・ウェアで自動的に、物理ア
ドレスに変換し、処理、を実行するものである。
ス）Ｋ従来技術において、回線毎にアドレス修飾を行な
う領域（回線制御語、回線制御ハード・レジスタ及び制
御手順グ「グラム）に関し納しておくことによシ、前記
領域がフェッチされたことを検出すると、前記アドレス
置換レジスタによシハード・ウェアで自動的に、物理ア
ドレスに変換し、処理、を実行するものである。
以上の様に、本発明においては、通信制御プログラムか
ら見て、回線番号を意識せず、あたかも、一つの回線を
制御していると同様になシ、通信制御プログラムの設計
が非常に容易になるとともに、通信制御装置の性能が大
幅に向上する。その上、ＰＵがアクセス可能々論理アド
レス上には、−回線容量の領域のみを割シ当てるので、
論理アドレスの節約・有効利用ができる。このとき、プ
ロセッサのメモリに格納されている通信制御プログラム
の容量は、従来技術に比べて、１／（制御手順の個数）
となシ、容量制限が大幅に緩和される。
ら見て、回線番号を意識せず、あたかも、一つの回線を
制御していると同様になシ、通信制御プログラムの設計
が非常に容易になるとともに、通信制御装置の性能が大
幅に向上する。その上、ＰＵがアクセス可能々論理アド
レス上には、−回線容量の領域のみを割シ当てるので、
論理アドレスの節約・有効利用ができる。このとき、プ
ロセッサのメモリに格納されている通信制御プログラム
の容量は、従来技術に比べて、１／（制御手順の個数）
となシ、容量制限が大幅に緩和される。
尚、たとえば、アドレス空間の中で、２５６バイト以内
は処理速度が速くなるプロセッサ等をプ譚セッサに使用
すれば、回線制御語及び回線制御機構ハード・レジスタ
のアクセス速度が遠くなシ、通信制御装置の性能をさら
に向上させるととＫなる。
は処理速度が速くなるプロセッサ等をプ譚セッサに使用
すれば、回線制御語及び回線制御機構ハード・レジスタ
のアクセス速度が遠くなシ、通信制御装置の性能をさら
に向上させるととＫなる。
本発明の特徴は通信制御プログラムに手順を大幅に軽減
するものである。
するものである。
以下、本発明を図面により詳＃に説明する。
第２図は本発明の一実施例における通信制御装置（ＣＣ
Ｕ）の回路構成を示す。
Ｕ）の回路構成を示す。
第１図において、Ｓｌ ｌＳ寓 、Ｓ、、Ｓ番。
Ｓ５はそれぞれ回線制御レジスタ、回線番号レジスタ通
信制御プログラム領域、回線制御領域、５人ハードレジ
スタ領域の選択を示す信号である。
信制御プログラム領域、回線制御領域、５人ハードレジ
スタ領域の選択を示す信号である。
１はプロセッサである。
２は回線接続機構である。
３は記憶装置であシ、通信制御プログラム、回線制御番
号等を格納している。
号等を格納している。
４はプロセッサとのインターフェイス制御回路である。
５は論理アドレス、物理アドレスの変換をおこなうため
のアドレスデコーダである。
のアドレスデコーダである。
６．７はアンド回路である。
８．９は回線番号レジスタ、制御手順番号レジスタであ
る。
る。
１０．１１はそれぞれアドレス作成回路である。
１２はオア回路である。
第３図は第１図中のプロセッサ１の詳細ブロック図であ
る。
る。
図中、１０３はアドレス・バッファ・レジスタであシ、
メモリアドレスが入る。
メモリアドレスが入る。
１０４はプログラム・カウンタで現在実行中命令のメモ
リアドレスを示す。
リアドレスを示す。
１０５はインデックス・レジスタでメモリ・アドレスの
修飾に用いる。
修飾に用いる。
１０６はアキ＆ Ｚ ＆レータ・レジスタで演算回路で
の演算結果を格納する。
の演算結果を格納する。
１０７は演算回路である。
１００は命令レジスタで、命令コードがセットされる。
１０１は制御回路で、プ四セッサ全体の制御及び外部回
路とのデータ転送の制動を行なう。
路とのデータ転送の制動を行なう。
１０２は７”−タ・バッファ中レジスタでプロセッサと
外部回路との転送データを格納するレジスタである。
外部回路との転送データを格納するレジスタである。
第４図はメモリ・マツプを示している。
図中、１３はメモリ・マツプの全体像を示す図である。
１５は１３の回線制御部およびコントロール・レジスタ
の拡大詳細図であシ、、１’４は１３の回線制御語詳細
図であり、１６は１５の通信制御プログ２ムの詳細図で
ある。１７はＩＰＬ等固定的なルーティンを格納してお
くための読出し専用メモリである。
の拡大詳細図であシ、、１’４は１３の回線制御語詳細
図であり、１６は１５の通信制御プログ２ムの詳細図で
ある。１７はＩＰＬ等固定的なルーティンを格納してお
くための読出し専用メモリである。
第５図は第４図の１４の部分の拡大図である。
よシ具体的には、１４のＬＣＷＯ〜３１の１つについて
拡大したものである。本図１３ａにおいて、同部分の詳
細内容を説明している。
拡大したものである。本図１３ａにおいて、同部分の詳
細内容を説明している。
以下に１３ａに含まれる各情報の意味を説明するＯ
ＣＭＤ・・・該回線のコマンド・コードを格納するバイ
トであり、中央処理装置よシ指令（コマンド）が発行さ
れる毎に書き換わる。
トであり、中央処理装置よシ指令（コマンド）が発行さ
れる毎に書き換わる。
ＤＡＴ・・・該回線の幽受信データ及び制御データを処
理装置・０００間で転送するためのバッファである。
理装置・０００間で転送するためのバッファである。
８Ｔ８−・・該回線のコマンドの処理結果を示すバイト
である０ ８Ｎ８・・・８’ｌ’８の詳細情報を示すバイトである
。
である０ ８Ｎ８・・・８’ｌ’８の詳細情報を示すバイトである
。
ＭＯＤ・・・該回線の動作モードを格納するバイトであ
る。
る。
８ＥＱ−該回線のコマンドの処理状況を示すバイトであ
る。
る。
ＰＣＤ・・・該回線の制御手順番号を示セ（イトである
。
。
第６図はアドレス・デコーダ５０回路構成図である。
図において、Ｓｌ 〜ＳＩ ＋ Ｂ１ ＊ Ｂｌ
ｇ Ｂ４ Ｂ０里は夫々第２図のＳ、〜ＳＩＩ
ｅ Ｂａ ｅ Ｂａ ｐＢ、、Ｃ，に対応する。
ｇ Ｂ４ Ｂ０里は夫々第２図のＳ、〜ＳＩＩ
ｅ Ｂａ ｅ Ｂａ ｐＢ、、Ｃ，に対応する。
第７図はアドレス作成回路ｒＯの回路構成図である。
図において、Ｂ４ ＋ Ｓｌ ＋ Ｂａ ｒ Ｂ
ａ ｖ Ｂｍ ｔＢ、は第２図Ｏ８４ｓ Ｓｌ ｅ
Ｊ ｖ Ｂｓ＋ １３ｍ ｌＢ、に対応する。
ａ ｖ Ｂｍ ｔＢ、は第２図Ｏ８４ｓ Ｓｌ ｅ
Ｊ ｖ Ｂｓ＋ １３ｍ ｌＢ、に対応する。
第８図はアドレス作成回路１１０回路構成図である。
図に′おいて、Ｂざ 、Ｂ、、Ｓｓ 、Ｂテは夫々第２
図の８４ 、Ｓ、、Ｂ、、Ｂ、、Ｂ、、Ｂ、に対応する
。
図の８４ 、Ｓ、、Ｂ、、Ｂ、、Ｂ、、Ｂ、に対応する
。
第９図は本発明に上るリードオンリ・メモリ上の割込み
制御プログラムによるプロセッサ１への割込み処理のフ
ローチャートである。
制御プログラムによるプロセッサ１への割込み処理のフ
ローチャートである。
以下本発明の動作を順を追りて説明していく。
第２図のプロセッサ１へは回線からの処理要求もしくは
回線制御機構２からの割込み処理（処理装置からの指令
）による割込みで動作が開始される。
回線制御機構２からの割込み処理（処理装置からの指令
）による割込みで動作が開始される。
そこでプロセッサ１のリード・オンリ・メモリからの割
込みで動作が開始される。そこでプロセッサ１の内部の
プログラムが動きだし、同グ冒グ２ムにより上記の割込
の割込み原因となる制御情報が回線番号レジスタ８と制
御手順番号レジスタ９にセットされます。そこで割込み
情報の内容（割込み原因２回線番号）から回線番号が認
識され、回線番号が回線番号レジスタ８にセットされる
。
込みで動作が開始される。そこでプロセッサ１の内部の
プログラムが動きだし、同グ冒グ２ムにより上記の割込
の割込み原因となる制御情報が回線番号レジスタ８と制
御手順番号レジスタ９にセットされます。そこで割込み
情報の内容（割込み原因２回線番号）から回線番号が認
識され、回線番号が回線番号レジスタ８にセットされる
。
その後回線制御語１３０制御手順番号レジスタ２の内容
がプ四セｉす１にょシアクセスされ、回線に対応する制
御手順番号が得られそれらは回線もしくは回線制御部２
からの割込み要求毎に制御手順番号レジスタ９にセット
される。
がプ四セｉす１にょシアクセスされ、回線に対応する制
御手順番号が得られそれらは回線もしくは回線制御部２
からの割込み要求毎に制御手順番号レジスタ９にセット
される。
通信制御プログラムの入口アドレスは回線番号レジスタ
８０回線番号９回線制御手順番号レジスタ９０回線ゝ制
御番号にょシアドレス作成回路（１゜２）を通じて作成
され、それらをもとにしてプロセッサ１の通信制御プロ
グラムがメモリ・アクセスする時の基準アドレスが生成
される。これにょシ回線制御番号をもとにして、インデ
ックス修飾をおこなうといりた制御プはグラムによって
メモリ、アドレスを生成する手順が省略される。
８０回線番号９回線制御手順番号レジスタ９０回線ゝ制
御番号にょシアドレス作成回路（１゜２）を通じて作成
され、それらをもとにしてプロセッサ１の通信制御プロ
グラムがメモリ・アクセスする時の基準アドレスが生成
される。これにょシ回線制御番号をもとにして、インデ
ックス修飾をおこなうといりた制御プはグラムによって
メモリ、アドレスを生成する手順が省略される。
通信制御プログラムはメモリ上のテーブルに本通信制御
装置に接続された多数個の通信制御プログツムはドラム
上に常駐し、中央処理装置からの読出し命令に応じてド
ラム、中央処理装置、チャネル、通信制御装置と転送し
、そこで通信処理制御をおこなえばよい。
装置に接続された多数個の通信制御プログツムはドラム
上に常駐し、中央処理装置からの読出し命令に応じてド
ラム、中央処理装置、チャネル、通信制御装置と転送し
、そこで通信処理制御をおこなえばよい。
第１図は従来例のブロックダイヤグラムである。
第２図は本発明のブロックダイヤグラムである。
第３図はプロセッサの内部ブロックダイヤグラムでちる
。 第４図は第１図の回線制御機構の詳細図である。 第５図は第１図の回線制御機構の詳細図である。 第６図は本発明による通信制御装置のアドレス−デコー
ダである。 第７図は本発明による通信制御装置のアドレス作成回路
である。 第８図は本発明による通信制御装置の別のアドレス作成
回路である。 第９図は本発明による通信制御装置の通信制御フローで
ある。 １はプロセッサ、２は回線制御機構、３は記憶装置、４
はインタフェイス制御回路、５ｆｉアドレブデコーダ、
６，７はアンド回路、８は回線番号レジスタ、９は回線
手順番号レジスタ、１０はアドレス作成回路、１１はア
ドレス作成回路、１２はオフ回路、１００は命令レジス
タ、１ｏ１は制御回路、１０２はデータバッファ、１０
３はアトは演算制御回路を夫々示す。
。 第４図は第１図の回線制御機構の詳細図である。 第５図は第１図の回線制御機構の詳細図である。 第６図は本発明による通信制御装置のアドレス−デコー
ダである。 第７図は本発明による通信制御装置のアドレス作成回路
である。 第８図は本発明による通信制御装置の別のアドレス作成
回路である。 第９図は本発明による通信制御装置の通信制御フローで
ある。 １はプロセッサ、２は回線制御機構、３は記憶装置、４
はインタフェイス制御回路、５ｆｉアドレブデコーダ、
６，７はアンド回路、８は回線番号レジスタ、９は回線
手順番号レジスタ、１０はアドレス作成回路、１１はア
ドレス作成回路、１２はオフ回路、１００は命令レジス
タ、１ｏ１は制御回路、１０２はデータバッファ、１０
３はアトは演算制御回路を夫々示す。
Claims (2)
- （１）プログラムを内蔵し、該プ田グラムを実行するこ
とによって、通信制御を行なう通信制御装置において、
前記プログラムを実行するプロツセッサの持つアドレス
空間内に、論理°アドレス領域り、、Ｌ、・・・’、
Ｌｎを設け、該領域をプはセッサがフェッチしたことを
各々の領域単位で検出する手段、及び前記論理アドレス
領域り、。 Ｌ２．・・・、 Ｌｎ 、をそれぞれ一単位として、物
理アドレス空間に、前記論理アドレス領域Ｐ１゜個（１
，２，・・・、Ｐ、）、Ｐ型側（１，２，・・・。 Ｐｚ ） 、＋＋＋、 Ｐｎ個（１，２，−、Ｐｎ）に
それぞれ割り当てるためのアドレス置換レジスタを最大
ｎ個持ち、前記論理アドレス領域Ｌｋ （１≦に≦ｎ）
をプロセッサがフェッチしたことを検出したならば、前
記論理アドレス領域内を示す論理アドレス情報と、当該
前記アドレス置換レジスタ情報と、前記論理アドレス領
域ＬｋｘＰｋを一単位として物理アドレス空間に割り付
けるためのアドレス情報とを組合せ、物理アドレスを作
成することを特徴とする通信制御装置。 - （２）前記論理アドレス領域の論理アドレスが、ハード
・レジスタの物理アドレスに変換されることを特徴とす
る特許請求範囲第一項記載の通信制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56159015A JPS5860347A (ja) | 1981-10-06 | 1981-10-06 | 通信制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56159015A JPS5860347A (ja) | 1981-10-06 | 1981-10-06 | 通信制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5860347A true JPS5860347A (ja) | 1983-04-09 |
| JPS6217261B2 JPS6217261B2 (ja) | 1987-04-16 |
Family
ID=15684379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56159015A Granted JPS5860347A (ja) | 1981-10-06 | 1981-10-06 | 通信制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5860347A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63314045A (ja) * | 1987-06-17 | 1988-12-22 | Nec Corp | 通信制御装置 |
| JPS6453655A (en) * | 1987-08-25 | 1989-03-01 | Nec Corp | Communication control equipment |
-
1981
- 1981-10-06 JP JP56159015A patent/JPS5860347A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63314045A (ja) * | 1987-06-17 | 1988-12-22 | Nec Corp | 通信制御装置 |
| JPS6453655A (en) * | 1987-08-25 | 1989-03-01 | Nec Corp | Communication control equipment |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6217261B2 (ja) | 1987-04-16 |
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